sar adc的几个问题

afujian · 发表于 2015-5-22 13:04:47

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本帖最后由 afujian 于 2015-5-22 13:24 编辑

初做adc 遇到几个问题，向各位讨教一下。
1.用理想的器件（电容开关比较器）搭了个14bit的 sar adc ,输入100k左右的信号，通过理想dac后，对输出做fft，发现出来的enob只有9.5位，为何会有如此大的差别？
2.对该adc的输入信号做fft 发现该理想信号的有效位数只有12bit,这是什么原因？
3 以上信号（adc的输入信号和最终输出信号）在matlab分析后，发现基频偏移了几k，是不是fft点取得有问题？
最终说一下仿真条件 adc输入时钟20M,每个数据转换需要17个时钟，因此采样周期为850ns,adc的输入信号频率为 5/64*1.17647M,对输出信号做64点fft得出以上结果

icdane · 发表于 2015-5-22 15:27:28

坐等高手来解答。。。

zengyl · 发表于 2015-5-22 18:39:30

14位做64点的fft？

zengyl · 发表于 2015-5-22 18:40:40

我想你该采样16X1024个点再说吧

afujian · 发表于 2015-5-22 18:49:06

回复 4# zengyl
采点数目与位数有关系么？

zengyl · 发表于 2015-5-22 19:28:58

回复 5# afujian

有关系啊，你采点那么少，怎么去覆盖每一个量化台阶，14位相当于16x1024个台阶，你才采样64个点，随机性得多大

afujian · 发表于 2015-5-29 08:52:07

回复 6# zengyl 试了一下把点数提高到1024，snr没有提高但sfdr提高了

zengyl · 发表于 2015-5-29 16:38:44

回复 7# afujian

不知道你用的什么代码仿真的，但是理论上采样点最小应该是2^N个。如果都是理想器件，是能仿真出14位的，不可能差这么多，你看看你的分段电容算对了没

afujian · 发表于 2015-5-29 21:09:56

回复 8# zengyl
你说的对之前的确是因为电容阵列没弄好现在理想电路的采64点可以到13.5位了，如果更多采样点的话应该会到14位，顺便请教一下，分数电容一般如何做匹配？

zengyl · 发表于 2015-5-29 22:12:51

回复 9# afujian

这个问题你可以查阅相关论文，分数电容一直很难解决，看你工艺如何咯，记得稍微做大一点好。你做14位的sar，还有很多要考虑的地方，校准，比较器的设计，都是需要花很多功夫的

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