求助，FPGA fifo深度不够怎么办？

bpm

回复 9# lwlclsq
    就没见谁用64K的FIFO的，最后流片也不可能用这么大的FIFO的，一般都是1K最大了。建议你改设计吧，用DDR或者其他大容量存储器存取数据，FIFO这种的不适合大数据的吞吐。

xduryan

回复 10# lwlclsq

说白了，他是片子上的RAM资源不够，那么没有办法，只能用外部存储器来缓存

timchen0716

回复 10# lwlclsq


  看了一下nrf2401的datasheet，这个RF芯片的数据输入口只有1bit，所以压缩后的图像应该还需要并转串。  压缩图像的并行输出应该是连续的，所以才推荐你用frame buffer。
  至于怎么用，以前用过Altera的FPGA，里面有个megacore的选项，可以生成你所需要的DDR controller硬IP。
  你用的是Xillinx的FPGA，方法应该是一样，这个你需要到ISE里面找找。
  DDR SDRAM也需要分成bank A和B，做乒乓操作。怎么用verilog做pingpong一句话说不清楚，网上找找看吧。

yariyari

流水线操作或者使用DDR

lwlclsq

回复 14# yariyari


    怎么流水线操作？不打算使用sdram

lwlclsq

回复 13# timchen0716


不打算使用sdram，只打算使用fifo操作。 这样考虑：2401输出速度变不了，打算减缓数据写入fifo的速度（尽量使速度差别不大），这个可行么？

timchen0716

回复 16# lwlclsq


可以，只要两者相当就可以，小心突发读写。

lwlclsq

回复 17# timchen0716


    但是2401才2MBPS，而从ov7670出来的数据25MHZ，特别快。。。没读几个数据fifo就满了

timchen0716

回复 18# lwlclsq


   sensor一般都要行消隐时间，尽量能够把这个时间设置大一些，利用sensor不写fifo的空闲时间把数据读出去。如果这个时间还是不够，只能帧缓存了。