DFF D触发器原理同步时序设计 RTL

ao.xang · 发表于 2015-5-13 10:41:57

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有个问题困惑我很久了：同步时序电路设计，使用DFF，clk 与输入信号上升沿位置重合，DFF是如何工作的？？？

百度百科“D触发器” ，讲D触发器工作原理，有一句“总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。” 其中“三步都是在正跳沿后完成”表示看不懂，请大神帮忙点拨下。

chengroc · 发表于 2015-5-13 10:58:09

在时钟跳变沿之前x ps，D端要保持稳定，否则setup违例
在时钟跳变沿之后x ps，D端仍需保持稳定，否则hold违例
所以，就存在一个时间窗口，即时钟沿跳变前后，D段不能变化，在这个窗口内，将D端电平传输到Q端上

jasper0608 · 发表于 2015-5-13 11:30:27

可以去看一下D-FF的邏輯閘電路，試著去推導一下會更有感覺喲。

ao.xang · 发表于 2015-5-13 13:47:56

回复 2# chengroc
追问： 1. 时间窗口的“时间”是什么量级的？
2. 我在做同步电路设计RTL coding时候，通常情况是 “D信号由clk 上升沿触发产生”，然后D信号和clk再经过DFF，为什们我们不用考虑上升沿重叠风险呀？

chenxi_2008 · 发表于 2015-5-13 18:10:51

不是有setuptime 和 holdtime 要求吗，重合肯定不满足啊。

ao.xang · 发表于 2015-5-14 10:23:27

http://blog.chinaunix.net/uid-25553717-id-3286143.html

ao.xang · 发表于 2015-5-14 10:24:14

回复 5# chenxi_2008

这个好像有用： http://blog.chinaunix.net/uid-25553717-id-3286143.html

wwweit · 发表于 2016-8-26 18:54:20

D和CLK上升沿重合，基本上CLK采数据时是会出现问题的，也就是不知道会采到D沿前的还是后的。
如果较个真，在后端的时序里，也有一些库的DFF的hold要求是0，那么D沿和CLK沿重合时采的数据就是0（这时对数据“0”来说，setup和hold满足）

风中飞 · 发表于 2016-9-4 17:51:39

学习了，，，，，，，，，，

keymio · 发表于 2017-1-10 16:29:20

谢谢！

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