verilog和VHDL混合代码如何用design compiler进行综合

highflyer2014 · 发表于 2015-5-6 08:17:46

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verilog和VHDL混合代码如何用design compiler进行综合？verilog代码用read_verilog命令，VHDL代码用read_vhdl命令，verilog代码文件是VHDL的top模块，请大侠指教，谢谢！

sjtusonic · 发表于 2015-5-6 09:40:09

verilog和VHDL混合代码如何用design compiler进行综合？verilog代码用read_verilog命令，VHDL代码用read_vh ...
highflyer2014 发表于 2015-5-6 08:17

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有个analyze+elaborate的方式，你看看可否？

highflyer2014 · 发表于 2015-5-7 17:26:03

回复 2# sjtusonic

好的，谢谢！我的设计里面有64Kx8bit RAM和24Kx16bit RAM，它们都是用verilog设计的，现在综合很慢，跑了10个小时了64Kx8bit RAM综合也没有完成。

sjtusonic · 发表于 2015-5-8 08:58:51

回复 sjtusonic

好的，谢谢！我的设计里面有64Kx8bit RAM和24Kx16bit RAM，它们都是用verilog设计的， ...
highflyer2014 发表于 2015-5-7 17:26

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可否用MACRO替换RAM，不综合？

highflyer2014 · 发表于 2015-5-12 14:52:55

回复 4# sjtusonic

但是RAM也是系统设计的一部分，不综合怎么流片呢？

highflyer2014 · 发表于 2015-5-12 15:01:20

回复 2# sjtusonic

我的设计中的VHDL代码是8051的免费核，每个vhdl module都有三个文件，拿其中一个为例，addsub_core_.vhd（实体）,addsub_core_struc.vhd（结构体）和addsub_core_struc_cfg.vhd，DC综合脚本：

analyze -format vhdl -lib WORK ./addsub_core_.vhd
analyze -format vhdl -lib WORK ./addsub_core_struc.vhd
analyze -format vhdl -lib WORK ./addsub_core_struc_cfg.vhd

elaborate addsub_core -architecture vhdl -library WORK

执行后报错：
elaborate addsub_core -architecture vhdl -library WORK
Error: Can't find the architecture 'addsub_core(vhdl)' in the library 'WORK'
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请问脚本有错误吗？谢谢！