锁相环中VCO的控制电压有波纹

lwjee

回复 9# zhongxiaowa


   如果这个文波和VCO同频呢

albert815

回复 3# zhongxiaowa

我假设你说的纹波是ripple,不是那个control voltage的transient response

如果你做过switching power supply的话，这个可以类比输出电压的纹波，是无法避免的，但的确有办法可以减小。


首先你得熟悉PLL的结构，假设你的PLL是charge pump type,那么每一个reference clock cycle，charge pump都会有current pulses inject 到 integrating capacitor里，这个充放电就导致了ripple, 注意即时在稳态下这个current pulse 仍然会存在，防止VCO drift away.


所以说通过增加capacitance,也就是减小filter BW，肯定对于这个ripple是有效的, 另外也可以减小charge pump的current. 具体的分析可以看拉扎维的书。 注意如果filter BW太小的话，一方面feedback loop 反应会很慢，另一方面会导致VCO phase noise attenuation 不够，自己权衡利弊

chenximing

回复 12# albert815
    防止driftaway怎么理解？

albert815

回复 13# chenximing

PFD/CP 一般会有一个dead zone，比方说10ps, 如果你的reference 和 VCO phase error < 10ps, PFD 是不会输出任何UP 或 DOWN 信号给 charge pump的，或者是PFD输出了一个narrow pulse，但是charge pump的switch来不及turn on/off, 这就意味着你的VCO Phase 可以 drift 10ps, 但是你也不会发现。

通过delay reset signal for PFD/CP, 你保证了minimum pulsewidth，这样即使是10ps的phase error,PLL现在也可以做出反应了，就防止了稳态时VCO在10ps以内来回drift (10ps只是一个例子）


很多资料都有讲这个，拉扎维的书有讲，还可以参见这个 http://ece.wpi.edu/analog/resources/PLLTutorialISSCC2004.pdf

zhongxiaowa

回复 12# albert815


   感觉你懂得真多，谢谢

zhongxiaowa

回复 12# albert815


   我看你提到了电荷泵的充放电会引起ripper，是因为充放电电流并不是完全匹配引起的，这样解释对吗？

zhongxiaowa

回复 11# lwjee

我是觉得VCO的纹波可能有一部分原因是因为电荷泵充放电电流不匹配导致的，那纹波的频率是和参考频率一样，而最终稳定情况是VCO的频率经过分频器以后和参考频率一样，而分频器分频比除非为1，那么纹波的频率才和VCO一样。哎呀，我不懂，不过感觉你问的问题很高大上啊

lwjee

回复 17# zhongxiaowa


   如果是VCO震荡反馈或干扰的ripple，和VCO同频，对VCO没有noise影响。如果是CP或者其他一些因素引起的就影响VCO noise了。

albert815

回复 16# zhongxiaowa

你说的很对，mismatch是最常见的情况。

http://www.seas.ucla.edu/brweb/teaching/215C_W2013/PLLs.pdf  拉扎维的这个课件还提到了skew，反正总而言之即使在稳态时也会有charge pump电流对电容进行充放电，从而导致纹波

zhongxiaowa

回复 19# albert815


   你提到了即使在稳态的情况下也会有电荷泵的充放电，是因为在稳定情况下，即使鉴频鉴相器的参考信号和反馈信号同频同相，UP,DW信号也会产生窄的，重合的脉冲导致的吗？