digital sigma delta modulator

cl378454434 · 发表于 2015-4-26 23:05:57

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各位大大，小弟最近在研究fractional PLL的小数分频器部分，小弟一直不太明白其中的digital sigma delta modulator原理，网上看了一些资料说对于MASH1-1-1结构，包含以下特性：
1.输出有8个levels，从-3到4，均值在0到1之间；
2.输入归一化的范围在0到1之间
3.当归一化输入太靠近0或者1会在PLL带内产生很大的spur
4.为了避免极限环问题，输入采用最长bit输入
这些结论是怎么推导得到的？？有没有大神给我解释下，或者给我个详细介绍digital sigma delta modulator的资料看看，跪求！！！

peterlin2010 · 发表于 2015-4-26 23:14:20

书应该很多吧 ..
sigma_delta 想法是 over sampling
但前提是要多高倍频? 因为 over sample 後会发生 noise shaping
noise 会降低
最後须要把高频资讯 , 先使用 sinc filter or ? filter
降频
在使用 digital filter .
会发展出这方式有一说是因为早期ANALOG CMOS PROCESS 还不够好
透过这方式可以使用比较简单 analog , 但最到高解析度方式.
因为一般要做 16bit 20bit A/D convert ,那 analog端该如何?
光 mismatch 一堆就很难 .

moulator 做法也很多类 mash 是其中一类, 一般都是使用 matlab 先把整体
filter 跑 . 知道一些参数後再去做 analog modulator

signal-> modulator + over sample -> digital filter

细节不知道
当年只有 study 过

gaozhiqiang · 发表于 2015-4-27 08:37:55

应该是过采样和噪声整形，具体细节，还不清楚

cl378454434 · 发表于 2015-4-27 10:16:32

回复 2# peterlin2010

很多资料都是讲ANALOG sigma delta modulator的， digital sigma delta modulator 没找到什么资料，所以不知道这些结论是怎么推导来的。。。

peterlin2010 · 发表于 2015-4-28 20:49:15

本帖最后由 peterlin2010 于 2015-4-28 20:52 编辑

回复 4# cl378454434

我不知道 digital sigma delta modulator

我只知道 delat sigma modulator or sigma_delta 是前面 comparator
  做出最简单的 1~n bit 使用over sampling 方式 ,输出可能是 1 bit 0/1..
或是 N bit , 但是後面输出已经是digital .
後接 digital filter 好像分 IIR  FIR ..但是还须要降频
至於 modulator 如何选还有  digital filter 如何做不知道 .

WIKI
http://zh.wikipedia.org/wiki/%CE%94%CE%A3%E8%AA%BF%E8%AE%8A

下面 google can find it

Digital Sigma-Delta modulator with Hi SNR 100db.pdf (1.19 MB, 下载次数: 136 )

Principles of Sigma-Delta Modulation for Analog-to-Digital.pdf (353.76 KB, 下载次数: 90 )

ΔΣ ADC 工作原理.pdf (704.24 KB, 下载次数: 92 )

數位訊號處理架構設計Sigma-Delta Modulation.PDF (1.26 MB, 下载次数: 121 )

Design of an all-digital, reconfigurable sigma-deltamodulator.pdf (4.17 MB, 下载次数: 158 )

cl378454434 · 发表于 2015-4-30 17:23:15

回复 5# peterlin2010

先看看，谢谢啦

duoyun · 发表于 2015-4-30 17:48:16

用matlab或者simulink搭一个出来，可以帮助理解。

fengsui · 发表于 2015-5-1 05:23:06

我想楼主想问的是Fractional-N PLL中的sigma-delta调制器，而不是sigma-delta ADC, 在这种调制器中的频率控制字如果接近整数，在PLL输出会产生更大的fractional spur，这里也叫boundary spur. 减小fractional spur 的方法有增加环路线性度，给频率控制字加dithering，给charge-pump电流提供偏置等。具体效果还要考虑系统要求和其它因素。

albert815 · 发表于 2015-5-1 11:55:25

回复 1# cl378454434
建议你先去深入理解 1bit delta sigma的工作原理，总的理念是oversampling配合feedback to push noise to higher frequency在这个基础上，multi bit delta sigma无非就是使这个high pass noise shaping curve sharper
8 level 意味是 3 bit delta sigma.
你说的第二和第四点我没太懂，但第三点spur我可以好好谈一下。楼上也有人说过了这个主要是 integer boundary spur,你可以去搜一下。产生原因主要是fractional PLL的 charge pump 相当于一个sampler,把一些高频信号crosstalk（比方说VCO) alias down到loop BW 内，所以会有大的spur,这个是fractional PLL的通病，没有太好的解决办法，可以做的是重新规划你的frequency plan,比方说用不同的VCO frequency 和 divider来达到同样的output frequency, 避免fraction太接近整数

cl378454434 · 发表于 2015-5-6 19:06:28

回复 9# albert815

我提的四点都是下面的论文里面第3部分介绍MASH1-1-1结构说到的，具体内容如下：
1.The output has 8-levels and spreads from -3 to 4 with an average between 0 and 1.
2.The stable input range normalized to the modulus is from 0 to 1.
3.Although the input stable range covers from 0 to 1, input levels too close to 0 or 1 will generate high-level in-band spurs at the synthesizer output.
4.Since the input to the digital SDM is a dc level, to avoid limit cycles in the modulators, a long bit-length input has to be used.

这几句话都是论文里的，我不太明白，我也查了论文里的参考文献，没有找到解释，大神帮帮忙看下，跟我讲下这几个结论是怎么得到的？？或者给我资料让我看也行。

A COMPARATIVE STUDY OF DIGITAL XA MODULATORS.pdf (337.21 KB, 下载次数: 162 )

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