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本帖最后由 jiazhang 于 2015-4-19 10:11 编辑
请教两个关于时序的问题
(1) cts后,place阶段留下来的几个setup违例还是怎么修(group_path -weight,psynopt,clock_opt -only_psyn ,optimize_clock_tree)也
修不干净,只能稍微减小一些
其中一条timing path如下,slack为-0.08
发现 U2481这个 buffer的延时比较大,因为其扇出比较大,如何手动优化一下它呢
(2) design中的critical path是发生在ICG上的path,这个很可能是因为ICG距reg比较远而离clock root比较近造成的 这个该如何优化呢;
看到论坛上有人提到用move bound结合set_clock_gate_latency? 再用move bound时,如何提前知道某个ICG是和哪些reg相连呢
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