Low power Bandgap的问题

nihaobuhaoa · 发表于 2015-4-18 17:35:05

回复 18# mixasic

应该不是power drop，因为VDD是3V，设计时1.8V就可以工作了

nihaobuhaoa · 发表于 2015-4-18 17:40:59

回复 14# peterlin2010

谢谢，请教下UVLO是什么测试啊？我们目前做的是0.13um，3.3V的IO MOS做BG
你的数据是40V的MOS，不知低压device，这方面是更好还是更弱

非常感谢！

nihaobuhaoa · 发表于 2015-4-18 17:46:11

回复 15# xiaowanzi88

请问如果只是3V的MOS呢谢谢

xiaowanzi88 · 发表于 2015-4-19 10:21:54

回复 23# nihaobuhaoa

这个需要PCM测试。每家工艺不同

peterlin2010 · 发表于 2015-4-19 19:45:21

回复 peterlin2010

谢谢，请教下UVLO是什么测试啊？我们目前做的是0.13um，3.3V的IO MOS做BG
...
nihaobuhaoa 发表于 2015-4-18 17:40

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