verilog相加溢出问题

MMMSN · 发表于 2015-4-16 21:26:29

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x

F为相加后的溢出，溢出的话F为1，否则为0，定义输入IN为8位，输出也为8位，有如下:

assign S = F ^IN[7]; assign OUT= (F==1)? {S,IN[7:1]}:{IN[7],DIN[7:1]};
这两条语句实现的是什么功能呢？

mosou · 发表于 2015-4-17 10:33:51

把F的表达式放上来

GuQS · 发表于 2015-4-17 11:23:22

第一句就是将F和IN（7）异或赋值给S
第二句是实现一个移位运算
F=1的时候右移IN 1位，高位填S值，F=0，右移DIN，高位填IN（7）

MMMSN · 发表于 2015-4-19 16:36:37

回复 3# GuQS

这个实现的是什么功能呢？

zzsok · 发表于 2015-4-20 01:07:02

不懂帮顶

[求助] verilog相加溢出问题