基于AXI4总线接口的MIG（挂DDR3）讨论

hdaixy · 发表于 2015-4-9 21:32:32

一般不用AXI4-LITE接口，至少我没见到有用的。AXI4-LITE是寄存器操作方式的总线接口，不支持突发传输，也就是说一次握手只能传输一个值，效率极低。xilinx的软核访问DDR3也是通过全功能的axi4总线而不是axi4-lite。仔细研究研究xilinx的axi总线规范

glace12123 · 发表于 2015-4-9 22:44:04

回复 21# hdaixy

支持,axi lite确实不适合FPGA，因为很多core的时钟也就100多MHz，本来上G的总线，已经被用户时钟+时序开销拖到几十M，你再用axi lite这种2次握手才能传1个数据的接口，总线速率低到吐血了。。。

Y.R.Wan · 发表于 2015-4-9 23:43:24

谢谢21楼，22楼大侠的意见。axi-lite效率确实很低，根本不适合我的需求。今天又和老板讨论了下，没想到转了一圈又回到了起点。经过分析，我使用的时钟是200MHz,axi4的数据位宽可以是512，甚至1024.如果按照512位来算，200MHz*512*80%(80%的效率是根据时序图大概估计的，也不知道对不对)=10GBps了，是可以达到要求的。这里楼主必须批判下自己，也希望论坛各位引以为戒。拿到老板的项目应该进行需求分析，确定初步方案的时候更应该把各项指标算清楚，然后再选择最省力的方案。没想到，老板一句话我就忙着干，结果干了半天，自己只是一味的关注功能实现上，忽略的重要的需求。
之前的方案，在下周继续更新。目前先回到这个方案中：基于带有axi4总线接口的MIG做ddr3的控制器。这里需要我好好学习axi4总线，然后在基于axi4总线编写控制器，完成设计。这里在具体实现时肯定会有很多问题，欢迎各位大侠小侠过来逛逛，指点一二就更好了！
这里17楼的gransport好像做过这个，希望多指教啊！

PS：eetop 里好像有个讨论详细的讲解了axi4的一些方面，有需要一起学习的可以参考：http://bbs.eetop.cn/thread-3990-1-1.html

tady_tanhc · 发表于 2015-4-10 20:41:59

我是来学习的

tady_tanhc · 发表于 2015-4-10 20:49:07

没有用过，路过

hdaixy · 发表于 2015-4-10 21:41:21

我就写了一个AXI4全功能的主接口就搞定了，不麻烦，就是单纯的读写。

gransport · 发表于 2015-4-10 21:54:51

不知道你外部数据带宽是多少，一般ddr的带宽是ddr时钟 x 2 x ddr位宽，ddr的带宽是外部读写共用的，ddr的带宽利用率不太好估算，一般跟你对ddr存取方式有关，按地址顺序只写或者只读利用率最高，我以前用的同时读写不同地址，效率只有40%左右。

杨海平635 · 发表于 2015-4-10 23:04:58

顶一个！！

glace12123 · 发表于 2015-4-11 23:42:40

对了，忘了给你介绍个超级简单的方法，虽然axi接口对于DDR3效率不高，但是xilinx为了推行axi接口，还是提供了关于MIG的全套解决方案，以前一个FAE给我说过这个事情，怎么说呢，就是让DDR3操作变傻瓜化了吧。。。。

DDR3解决方案

上面是xilinx的一个MIG的解决方案应用案例，如果你硬要用axi解决所有问题，那么这个傻瓜化的方法最适合你了，虚线内部就是你可以借鉴的方案，和你的老师也好解释，反正什么仲裁都被xilinx做了，对你来说，就是多个用户接口，在外部实现你的FIFO功能吧。。。

ouyangbao · 发表于 2015-4-13 10:25:57

回复 9# Y.R.Wan

确实这一点手册上不好理解

[讨论] 基于AXI4总线接口的MIG（挂DDR3）讨论

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