vivado mig (DDR3)仿真问题求助！

hfyfpga · 发表于 2015-4-11 20:34:02

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小弟用的vivado 2014.4生成的ddr控制器（mig 7series），用xilinx给的例程仿真一切正常。我后来用我的项目工程(含mig)外加ddr3_model.v(xilinx生成ip时生成的)仿真，开始前一段时间各种信号正常，可以写入数据，但是过一小段时间后，app_wdf_rdy信号一直为低电平（导致工程仿真无法进行下去），app_rdy信号正常。求大侠，有经验的朋友相助！感激不尽！

hfyfpga · 发表于 2015-4-11 20:35:57

我后来改用micron的仿真模型（生成ip时器件选择是micron的），结果一样。一时不知道如何解决！望不吝赐教

hfyfpga · 发表于 2015-4-11 21:06:04

我是一直往DDR仿真模型里写，但写的数据量很小，然后，模型提示读了，可是我是只写不读的呀！我对ddr仿真模型还不很很懂，先谢谢大家

hfyfpga · 发表于 2015-4-11 21:28:29

难道仿真模型对写入的数据个数有限制？必须先写后读？怎么修改参数？现在一头雾水！不知如何下手了，望前辈指点迷津，给个思路也好！谢谢

复仇者联盟a · 发表于 2015-4-12 09:26:58

前排占位支持了，嘿嘿

qqinly · 发表于 2015-8-13 20:19:40

LZ最后解决问题了没有？

zwtzwtzwt · 发表于 2015-10-30 14:43:08

LZ在么，可以看下你仿真例程出来的波形吗？你用自己的项目工程外加ddr3_model.v(xilinx生成ip时生成的)仿真时，是只加了ddr3_model一个模块还是 QQ图片20151030144044.png

这些模块都加了？

liumeco_jy · 发表于 2015-11-16 19:55:03

楼主解决没？
我也是遇到类似问题：用xilinx生成的mig core 和模型仿真，直接初始化的model中的memory，但是读数据时memory_used的信号一直异常，导致模型出来的数据是x态；请问大家在初始化memory时是怎么弄的，谢谢！

szq187 · 发表于 2016-3-4 17:02:15

同问呀，谁解决了回答一下呢

王洁 · 发表于 2016-3-9 15:41:29

我的init_calib_complete一直为低，有没有人知道原因呢？

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