verilog问题求助

chang75161 · 发表于 2015-3-30 21:42:34

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x

module uupp(out,a,b);
output out;
input a,b;
up u1(out,a,b);//24行
endmodule
primitive up(out,a,b);
output out;
input a,b;
table
// a b : out;
0 0 : 0;
0 1 : 1;
1 0 : 1;
1 1 : 1;
x 1 : 1;
1 x : 1;
endtable
endprimitive
错误提示如下
ERROR:Xst:850 - "uupp.v" line 24: Unsupported Switch or User Defined Primitive.，
求大神解答，感激不尽

brain789 · 发表于 2015-3-31 14:37:51

使劲顶啊，

chang75161 · 发表于 2015-3-31 20:33:05

跪求解答，自顶

lg20025779 · 发表于 2015-3-31 20:54:36

目测不是可综合风格。。。。。

richardxingxing · 发表于 2015-4-1 17:38:08

似乎是提示找不到例化的器件。
同意楼上，一定要写可以综合，和器件无关的Verilog语法。你这不就是个“或”运算嘛

whywwhhyy · 发表于 2015-4-1 18:28:14

24行是哪一行?发上来的代码似乎只有18行

chang75161 · 发表于 2015-4-1 20:24:29

回复 6# whywwhhyy
24行已经在程序中注释了，没弄出来的没什么意义

chang75161 · 发表于 2015-4-1 22:01:22

回复 5# richardxingxing
就是个或运算，就想在xilinx ise上试下udp语言，出现这问题了，primitive与table不可综合吗

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