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查看: 3588|回复: 3

[求助] 为什么我DC综合出的net interconnect area这么大呢

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发表于 2015-3-31 17:29:32 | 显示全部楼层 |阅读模式

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set_wire_load_model, set_wire_load_mode top都相应的设定了,但跑完DC综合,逻辑部分只有0.3mm2,但连线面积竟然达到了6.3mm2,是逻辑部分的几十倍,很不正常。是我哪里没有设置对还是别的什么原因呢?
望大神给予解答!跪求!
发表于 2015-3-31 21:57:53 | 显示全部楼层
ignore
面积后端说了算
 楼主| 发表于 2015-4-1 09:42:02 | 显示全部楼层
回复 2# icfbicfb


   了解。多谢版主解答!
发表于 2015-4-2 09:03:20 | 显示全部楼层
回复 1# xiaoyeah


Perhaps Wire Load Model is not  correct.

What's the size of your chip? what are the options of WLM? Pick a smaller WLM if possible.
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