高psrr的带隙基准电路的环路稳定性问题？

飘落的诗行 · 发表于 2013-9-9 16:07:50

回复 1# zhiqiang3713

前面刚做了类似的BG，但是没有M7和M9仍然采用的是固定偏置，此时，增加PSR Enhance级也可以明显改善PSRR，并且不难补偿，个人认为self-Bias运放补偿难度大，并且随corner变化静态工作点难保持。

zhiqiang3713 · 发表于 2013-9-9 17:24:10

回复 10# rrr1987

我觉得这个电路的问题可能是我没有调好的原因不过我把第三级的输入管换成了PMOS 环路就稳定了

银色子弹 · 发表于 2013-9-11 01:42:04

弱问一下，这个提高PSR的原理是什么，我从比较粗浅的角度理解就是如果没有M10和M11，vg直接接到运放高阻输出，那么vg这一点的时间常数太大，导致电源抖动的时候很容易跟不上；现在这样增加一级使得VG节点看到一个低阻抗，并且M10和M11对环路的增益无大变化；说白了就是单纯的从VG这点的带宽改善而论，不晓得这样想法对否，还有就是其他部分对PSR的影响怎么考虑进去，希望高手解答一下？

xjf20072608 · 发表于 2013-9-12 17:55:43

M11是dioder形式，这样能把电源噪声一比一送到VGS端，保持电流不变

semico_ljj · 发表于 2013-9-12 21:11:33

三级环路 OTA？

Johnson2011 · 发表于 2013-10-4 15:55:41

问题1，运放的选择，带隙中对运放增益的要求明显不高，（CMOS工艺的offset 10mv左右）增益做到60dB就够用了。果断放弃两级运放。
问题2，两级运放+补偿支路+BGR core 属于4级系统，稳定性不可靠，反馈端需要认真考虑。果断放弃两级运放。
问题3：PSRR改善的原因，BGR core的偏置为PMOS管，如果栅极跟随VDD的变化，就可以减少VDD的影响，想法很简单，直接用二极管连接，把VDD的传输到栅极。

银河水晶 · 发表于 2015-3-31 09:56:36

回复 1# zhiqiang3713

上文提到的文章，下载下来。方便以后的人参考。

A low power CMOS bandgap voltage reference with enhanced power supply rejection.pdf (6.18 MB, 下载次数: 380 )

122013137 · 发表于 2015-6-30 09:53:28

方便以后的人参考

suifengpiaoyang · 发表于 2015-8-8 18:29:23

mark一下（文章中写可以做到120dB，不加大概80dB）

独孤阳 · 发表于 2015-8-8 19:16:16

回复 17#
感谢分享文章， 银河水晶好人一生平安，

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