PLL失锁了，为什么呢？

Vdsat · 发表于 2015-3-24 19:50:18

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本帖最后由 Vdsat 于 2015-3-26 18:14 编辑

一个16M输入，48M输出的CPPLL失锁问题:

1.失效率：7%，表现为PLL无法锁定，输出周期是乱的

2.失效现象：当失效表现与VDD（1.2V）电源密切相关

1.2V供电给下列红框模块

（1）当VDD升高到1.3V时，失效电路正常工作；

（2）当VDD低于1.05V时，失效率增加；

（3）对于1.2V能正常锁定电路，将VDD降低，到输出时钟异常后，再升高VDD电压，升到1.2V仍然异常，需要抬高到1.3V才恢复锁定；

（4）对于异常电路，VDD为1.05V时，通过PLL的PWDN信号置成1，该信号为模拟模块的关断信号，同时将LPF的电容拉到地，过段时间置回0，输出时钟变为正常；

（5）对于异常电路，VDD为1.2V左右时，通过PLL的PWDN信号置成1，该信号为模拟模块的关断信号，同时将LPF的电容拉到地，过段时间置回0，输出时钟仍然异常；

3. PLL参数:

环路带宽仿真结果

Fref(HZ)	FOUT(HZ)	BW(KHZ)	PW(°)	Fref/BW
6M	96M	1029	56.42	5.83

4. 目前可疑的地方如下：

（1）分频线路为异步分频，延时较大？

CLK48M时钟与分频器模块共用一个二分频；

输出CLK48MPLL的输出驱动比较小，而负载比较大，尺寸如下；

CLK48MPLL后面连线比较长，算了下经过200欧姆METAL, 去驱动一个W/Lp=0.85u/0.13u,mp=9; W/Ln=0.28u/0.13u,mn=8的反相器，这个反相器的类型是nlvt12和plvt12；

(2) Levelshift延迟过大？

Vdsat · 发表于 2015-3-24 19:52:13

有人看完的吗？

Vdsat · 发表于 2015-3-24 19:52:57

仿真仿不出来这种现象，有谁碰到过PLL的失锁问题吗?

Vdsat · 发表于 2015-3-24 20:38:35

环路带宽仿真结果
Fref(HZ) FOUT(HZ) BW(KHZ) PW(°) Fref/BW
6M 96M 1029 56.42 5.83

忽然想起一个问题，难道是带宽太大了，不满足1/10参考频率，导致输出不稳定？？？要是这样为什么会和1.2V有关呢？

mk2003 · 发表于 2015-3-24 22:31:18

本帖最后由 mk2003 于 2015-3-24 23:55 编辑

提1.2V的时候，DIV供电也提了吗？还是只提了Levelshift
看到了，检查2分频。

Vdsat · 发表于 2015-3-25 08:07:22

回复 5# mk2003

检查2分频？是指CLKREF进来的二分频？还是分频器部分的二分频？线路结构都是一样的D触发器

mk2003 · 发表于 2015-3-25 09:05:21

回复 6# Vdsat

分频器，工作输入频率最高的那个。

fuyibin · 发表于 2015-3-25 09:41:49

本帖最后由 fuyibin 于 2015-3-25 09:52 编辑

charge pump前面的那个level shift
提到的第4，5似乎与先前描述有冲突，低压工作正常，1.2v反而不正常了？

semico_ljj · 发表于 2015-3-25 11:00:44

mark。。。

fightshan · 发表于 2015-3-25 11:54:50

如果我会的话倒是真的想讨论一下········

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