谁知道怎么添加时序约束啊？

yyaoecit

回复 10# glace12123

请问在altera里面的约束是否对布局布线有作用呢？altera的Application Notes等等也都粗略看过，使用了几个约束之后（set_max/min_delay, set_net_delay），并没有明显的结果
还请指导啊！

glace12123

回复 11# yyaoecit

我没怎么玩过altera的片子，但约束这个东西，大多数情况下，其实就是软件根据约束优先级调整走线（不排除调整一些特殊硬核），要它能找到路径给你走线，约束才会有效，如果软件实在找不到合理的走线，它会在时序分析报告里给你明确提示，比如时序报错，时序警告什么的。。。EDA软件都是这个样子的 。说的直白点，对你来说，你能掌控的，其实就是前端的RTL设计，你加的约束是在后端体现，是由FPGA软件完成的，未知的成分很多很多，芯片厂商也不会告诉你它的后端技术策略，所以时序约束是越少越好，在内部，最好只加周期约束。一般情况下，时序偏移、消抖动等等约束只会对pad的IO口，或者是一些靠近pad的硬核资源进行必要约束，保证输入、输出满足条件，一旦信号到了内部，就别乱约了。。。。
FPGA毕竟还是个定死的硬件，里面很多时序条件由器件性能来保证，并不是你做约束就可以改变的，如果你是做芯片，到了后端，工程师会根据你的约束条件走线，这才是时序约束真正体现价值的地方，FPGA所谓时序约束，水分很大，如果你的代码风格比较好，又碰到时序约束也解决不了的问题，那你该换高性能片子了。
总之做FPGA，好的coding style才是王道，其次是对器件硬件资源的了解程度。

小狗斌斌

回复 10# glace12123
我想问下要怎么进行管教分配，有没有什么需要注意的地方，还是i/o都可以分配，时序约束要怎么弄呢，有没有什么文档可以推荐

insunshinecn

1：从你的问题看的出你是刚开始入手时许约束，一头雾水，你现在要理解的是软件知道的是什么，不知道的是什么。例如你要添加时钟约束，软件根据你的代码知道你的时钟是怎么走的，通过了什么路径，各个组合逻辑的传输时间，寄存器的建立保持时间，这些软件都是知道的，不知道的是你的输入时钟是多少，所以你要添加时钟约束。而你开始问的那么多路径怎么添加的问题，不需要你一一添加，只要有了时钟，内部网络软件会根据代码生成的网标自动分析。
2：加了约束会影响布局布线，但效果是在它可影响的范围内。不要依靠布线工具来调整你的时序，还要要从自身设计上找问题，当然现在工具智能了，能根据你的约束可调整的东西已经很多了，会piplneline、retimeing来满足你的要求。单那时候已经不是你原本的设计了。

glace12123

回复 13# 小狗斌斌

你的问题，1、2句话说不清楚。
比如xilinx，会有很多很多文档，其中有专门讲FPGA硬件资源的文档，里面会将pin的资源，哪些是通用IO，哪些是全局时钟脚，哪些是专用时钟脚，哪些是配置管脚，其实和单片机差不多，有些引脚有特殊功能复用，一切尽在文档中。至于如何去写约束文件，请先去网上搜个范例，自己照着先写，比如在xilinx的ucf文件中，把信号名“clk”分配到管脚“AB12”上，就该这么写：
NET clk  LOC = AB12;
先依葫芦画瓢写你自己的约束，然后再看官方的约束手册，看看自己还有哪些要注意的，慢慢深入学习，这样既不耽搁你的工程进度，又学到了东西，并获得了继续学习的基础，要是一来就直接看官方的约束参考文档，没有哪个新手能明白该怎么做，文档是书面的，没有具体应用案例。

杨海平635

顶一个！！