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查看: 3795|回复: 9

[原创] 求助，求助！关于ahdllib中opamp的那段代码

发表于 2015-3-13 20:34:11 | 显示全部楼层 |阅读模式

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本帖最后由苏福人于 2015-3-13 20:44 编辑

附图

ahdllib中opamp的veriloga代码中，cout是个什么东西？怎么看都看不明白。v(vref,cout),I(vref,cout)到底指的什么？cout 只是定义了一个 electrical,到底是个什么东西？输出电容吗？如果是的话怎么和vref联系起来呢？多谢，多谢！备注:vref 为1/2*vdd,

Veriloga, 运放

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楼主| 发表于 2015-3-13 20:37:24 | 显示全部楼层

[img][/img]

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发表于 2015-3-14 10:55:32 | 显示全部楼层

你需要画出这段代码的小信号电路图才能完全明白，cout是中间middle gain stage的输出电容的节点电压，vref在ac等效时是虚拟地，在dc时是控制输出共模电平的电压，你再好好画画模型的电路图吧。

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楼主| 发表于 2015-3-14 18:45:19 | 显示全部楼层

回复 3# bohaiyujialing

多谢，多谢！我是初学veriloga.能把该运放的小信号图给我画一下吗？这是一级运放吧？但是你看那个输出级的代码怎么感觉像是二级运放？如果是二级运放那个电容是米勒形式的吗？

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楼主| 发表于 2015-3-14 19:32:14 | 显示全部楼层

回复 3# bohaiyujialing

在output stage中又一次出现了cout，这个与你所说的“Middle gain stage” 怎么联系起来？

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发表于 2015-3-14 23:16:10 | 显示全部楼层

good good

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发表于 2016-3-4 14:45:41 | 显示全部楼层

本帖最后由 luckyjohn1688 于 2016-3-4 14:53 编辑

电路的小信号模型如下：
3-4-2016 2-53-51 PM.png

3-4-2016 2-53-51 PM.png

其中cout基本上就是输出信号，只不过为了不使负载干扰gain和bandwidth，后面又加了一级0dB gain的buffer. buffer的输出叫vout。
另外，model中关于soft-limiting的部分没有画出来。

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发表于 2021-1-5 10:39:41 | 显示全部楼层

不错，看看先

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发表于 2021-1-6 23:52:57 | 显示全部楼层

Gut Gut. Gute Frage und Gute Antwort. SALUTE

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发表于 2021-6-16 16:37:45 | 显示全部楼层

感谢！

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