双沿触发可否取代，双沿触发的影响？

wgej1987

用上下沿其实主要坏处就是一般的时钟周期的精度都很高，但是占空比的精度我就不知道了

高瞻forever

回复 10# wgej1987


    谢谢，讲解，领悟了！

xiaolongjiang

这位兄弟，恕我直言，我看你还糊涂着呢。
SDC约束是什么?它能改变PLL的性能？实际做一下就明白了！做硬件的重要的是动手。
PLL在FPGA里是做死的模块，不存在布线问题，SDC是没有作用的，只能给你个报告说你定的指标满不满足。
你的课题要做的就是选个快速器件，配置好PLL的参数，让它输出你要的时钟，如果要50%占空比，内部主时钟就要加倍。
上下延触发到200M就是死路，也许更低，因为用不了全局时钟。

glace12123

用双沿触发，看什么情况下。
如果在FPGA内，建议别这么干，没有一个FPGA是按照这种模式来设置的，它会在时钟上增加很多组合器件，变相造成系统不稳定。
如果是芯片设计，做DDR，那你要看时序裕量是否满足，系统工作时钟的最大周期Tp = Tcq + Tdelay + Tsu,如果是单沿，那么你的工作时钟周期Tsdr ≥ Tp，如果你要用双沿，那么你的工作时钟周期Tddr ≥ 2 Tp。否则后级逻辑一定会出现亚稳态

高瞻forever

回复 13# xiaolongjiang


   不好意思，前段时间一直忙，没能及时回复。   就您所述的，可能我不大明白。目前我所做的不是FPGA，二是单纯的PLL IP设计，
   而且FPGA也不能跑到400MHz这么高频率；之前问的问题已经解决，问题主要源于
   模拟工程师考虑不周，考虑到双沿触发对时序上的影响，为规避风险，此模块分频设
   计已经改至模拟搭建结构实现。