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[求助] verilog 模块之间数据共享问题?--拜年啦

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发表于 2015-2-17 21:12:53 | 显示全部楼层 |阅读模式

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1. verilog/FPGA 多个模块之间要如何实现数据共享?2.如下面的两个模块,底层模块bottom的display_data1和顶层模块top的display_data0是对应的,我需要在top中调用bottom的时候将display_data0传递到bottom的display_data1;怎么做到?这里不考虑通过parameter实现参数传递,因为我要传递变量(FPGA执行中display_data0在随时变化),parameter好像只能传递常量?我是FPGA新手,在这里向各位拜年?

module bottom  (
// input
input                clk   ,
input                rst_n ,
// output
output  wire      data_out,
                       );

wire[255:0]
display_data1;

assign data_out =
display_data1 & 256'b1;  

endmodule

module top  (
// input
input                clk   ,
input                rst_n ,
// output
output  wire      data_out,
                 );

wire[255:0]
display_data0;

bottom     s(                          //如何讲display_data0 传递到底层,给display_data1使用
                 .clk(clk),

.rst_n(rst_n),

.data_out(data_out)
                ) ;

endmodule
发表于 2015-2-19 20:26:07 | 显示全部楼层
不太明白你的意思?你是要例化吗》?
发表于 2015-2-21 20:28:04 | 显示全部楼层
回复 1# VINCENT-XIAO


    你把display_data1信号作为模块bottom的输入端口,然后top例化的时候将display_data0传递给它就行了。
发表于 2015-2-21 21:26:00 | 显示全部楼层
这个问题
发表于 2015-2-23 23:37:39 | 显示全部楼层
把你要传递的变量定义为输入/输出端口,例化两个模块的时候,把两个端口连起来就是了。。。
发表于 2015-2-27 19:00:33 | 显示全部楼层
感觉楼主的思想停留在C语言/c++上,verilog可综合的语法不存在调用的概念,而是数据传输/通信的概念,模块与模块之间的关系是通过接口联系起来的
 楼主| 发表于 2015-3-6 13:34:32 | 显示全部楼层
回复 5# glace12123


   你好?我传输的变量位数比较大200多bits,作为输入输出端口的话,编译器报错超出可用的引脚数量了?
发表于 2015-3-6 15:07:46 | 显示全部楼层
回复 7# VINCENT-XIAO


    模块间的连线不会消耗引脚吧?我还没见过因为模块的接口信号太多导致无法综合的……你也没有说清楚display_data0在bottom里到底有什么用。
发表于 2015-3-6 22:53:42 | 显示全部楼层
回复 7# VINCENT-XIAO


   大哥,你是内部模块连接,用wire变量就行了,又不是输出到芯片的IO口,怎么会占用引脚呢
 楼主| 发表于 2015-3-7 19:14:09 | 显示全部楼层
回复 9# glace12123

Error: Can't place 98 pins with 3.3-V LVTTL I/O standard because Fitter has only 80 such free pins available for general purpose I/O placement。这是编译报告:用wire
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