带隙的运放输入端前仿后仿结果不一样？？

jimipage · 发表于 2015-2-13 18:39:53

您需要登录才可以下载或查看，没有账号？注册

x

做C-CC后仿，为何带隙里的运放的输入端相差3mv,从而带隙基准电压不准，而前仿是相等的。
用了TSMC的工艺

麒麟 · 发表于 2015-2-14 09:57:19

反标寄生看看是不是金属走线引入的压降

semico_ljj · 发表于 2015-2-14 23:43:42

查多少？带隙这类电路，前后仿应该没什么差别！

semico_ljj · 发表于 2015-2-14 23:44:25

或者说可以忽略不计。都是低速电路。

victor0o0 · 发表于 2015-2-15 13:52:05

最有可能是运放引入的OS，看看差分对管Vth区别

jimipage · 发表于 2015-2-15 13:54:34

查出是AD,AS,PD,PS,NRD,NRS,SA,SB,SCA,SCB,SCC这几项参数不一致所致。

jimipage · 发表于 2015-2-15 13:56:19

输入对管的AD,AS,PD,PS,NRD,NRS,SA,SB,SCA,SCB,SCC这几项参数不一样导致。

tmdyumf · 发表于 2015-2-15 14:09:30

多少nm工艺的？
如果是0.18um之前的，前后仿dc应该不会有什么影响；如果是0.13um以后的，注意layout和PDK是否一致？

jimipage · 发表于 2015-2-15 14:41:33

0.18UM工艺
查出运放输入对管的AS,AS,PD,PS,NRD,NRS,SA,SB,SCA,SCB,SCC不一样导致
换成一样的电路功能就正确了

jimipage · 发表于 2015-2-15 14:41:49

回复 8# tmdyumf

0.18UM工艺
查出运放输入对管的AS,AS,PD,PS,NRD,NRS,SA,SB,SCA,SCB,SCC不一样导致
换成一样的电路功能就正确了

[求助] 带隙的运放输入端前仿后仿结果不一样？？