Xilinx FPGA 怎么做 Power Gating 或者 Clock Gating

ttxs2009

首先，小弟想弄清两个概念： Power Gating 和 Clock Gating。
我认为 Power Gating 比 Clock Gating 更彻底，被Gating的模块不仅Flip-Flop不翻转（没有动态功耗了），而且静态的功耗leakage power也都没有了。请问我这种理解对吗？

然后，就是Xilinx FPGA 可以支持 Power Gating 或者 Clock Gating吗？
比如我的系统中有100个相同功能模块，平均有50个是长时间不工作的，所以我想实时地把这些不工作的模块gating掉。我的处境如下：

（1）对于Clock Gating，我有一点点不知道正不正规的想法：比如 always@（Posedge Clk or EN）可以实现Xilinx FPGA的Clock Gating吗？ 还有就是如果EN=1，就把此模块中所有内部信号都赋值为常数，强制让所有signal rate为0，所以没有器件翻转，这么做是不是不太好？

（2）对于Power Gating，我完全不知道怎么做。。。

我想大侠们一定有更高级，更正规，更高明的办法，小弟在此求教了啊。

liuguangxi

Power Gating 或者 Clock Gating主要是在ASIC设计时候会用到的低功耗技术，
在FPGA设计里面基本就不用考虑去实现这两种方式了，就按普通方式做就好了。

ttxs2009

回复 2# liuguangxi

多谢大侠回复啊。不过我们这个项目是需要进行这方面的分析的（这个任务是上头定的）。

请大家大概为我指条明路，该如何在Xilinx V6 FPGA 上（或者仿真器）上定义 Power gating 或者 Clock gating?

用RTL就能实现吗？还是有一套专门的流程？谢谢啊。

liuguangxi

Power gating应该是不行的，因为FPGA没有让用户控制内部电压关断的选项；
Clock gating就用与门和锁存器搭一个。