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查看: 4053|回复: 6

[求助] DDR3 MIG约束文件

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发表于 2014-12-22 19:53:34 | 显示全部楼层 |阅读模式

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我用ISE生成一个DDR3的MIG,根据datasheet的引脚,最后得到ucf约束文件,translate的时候出现下图的错误:

谁能帮忙看看是什么问题吗?
无标题.png
发表于 2014-12-23 09:52:51 | 显示全部楼层
可以注释掉试试
发表于 2014-12-23 23:39:08 | 显示全部楼层
个人觉得路径不全导致的。你是不是直接把ip核生成时产生的ddr ucf直接复制到你自己新建的ucf中?如果是这样的话,因为ddr只是你工程顶层模块下的一个子模块,那么在ucf里边就要将与ddr相关的约束路径补齐
 楼主| 发表于 2014-12-25 16:42:47 | 显示全部楼层
回复 3# xduryan


   对,我就是把生成的DDR的ucf文件以及DDR的工程一起拷到了工程下,但是我的工程只有一个顶层top文件,里面调用了DDR3.V,这样UCF里面的约束路径好像不用改吧?
发表于 2014-12-26 00:12:17 | 显示全部楼层
回复 4# fanny_haiyun


   你可以 看一下ddr的example design的ucf里约束的路径,参照那个就可以
 楼主| 发表于 2014-12-26 12:58:01 | 显示全部楼层
回复 5# xduryan


  谢谢,问题已经解决了,是路径不对,应该把顶层调用DDR3的路径也加上的,我还想问你个问题,我利用DCM生成的时钟给DDR3 MIG 可以吗,为什么translate的时候还报错。在生成DDR3的时候,时钟选择的是single_end.这个问题知道是为什么吗?
发表于 2014-12-26 20:53:43 | 显示全部楼层
回复 6# fanny_haiyun


  应该选no buffer;当ddr的时钟是用fpga外部的差分时钟时选differential,是单端时选single-end;如果用fpga内部的dcm输出来提供的话,选no buffer,因为dcm默认给它的输出加了bufg,所以这时候你只能选no buffer,不能选bufg
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