PT中 report_clock_gating_check之后的报告问题【已解决】

522526tl

如下：pt_shell> report_clock_gating_check

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         Report : clock gating check
         Design : flop
         Version: 2001.08-SI1
         Date   : Fri May 18 16:45:56 2001
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                                          Rise                Fall
         Cell     Enable  Clock     Setup     Hold      Setup     Hold    High/Low  Attr
         -------------------------------------------------------------------------------
         mid      A       B           5.00      3.00      5.00      3.00  High     I
         MX       A       S           5.00      3.00      5.00      3.00  High     I
         MX       B       S           5.00      3.00      5.00      3.00  Low (*)  I

         Note: * indicates user override of tool inferred controlling value
         Attr: I:auto inferred, P:power compiler inserted, L:library cell defined


能否解释一下上面报告中的 A B S是什么意思啊 ；还有那个 * 的解释没有看太懂

duder

你这三个cell的pin都叫什么名字？

522526tl

回复 2# duder
这个是手册上的，在终端直接输入

man report_clock_gating_check
出来的，莫非那几个是pin？？

duder

回复 3# 522526tl

是啊，一个gating pin 一个clock pin

icfbicfb

你用2001版的pt，  ........

522526tl

回复 5# icfbicfb
我现在用的是2010的

522526tl

回复 4# duder
哦 多谢啦

522526tl

回复 2# duder
再请教一个问题啊，DC综合之后 report_timing的报告有以下这条path

Startpoint: q1_reg (rising edge-triggered flip-flop clocked by clk)
  Endpoint: q2_reg (rising edge-triggered flip-flop clocked by clk1)
  Path Group: clk1
  Path Type: max

  Point                        Fanout      Incr       Path
  -----------------------------------------------------------
  clock clk (rise edge)                    8.00       8.00
  clock network delay (ideal)              0.00       8.00
  q1_reg/CK (HDR_DRNQ_1)                   0.00       8.00 r
  q1_reg/Q (HDR_DRNQ_1)                    0.34       8.34 r
  q1 (net)                       2         0.00       8.34 r
  q2_reg/D (HDR_DRNQ_1)                    0.00       8.34 r
  data arrival time                                   8.34

  clock clk1 (rise edge)                  16.00      16.00
  clock network delay (ideal)              0.00      16.00
  clock uncertainty                       -0.80      15.20
  q2_reg/CK (HDR_DRNQ_1)                   0.00      15.20 r
  library setup time                      -0.13      15.07
  data required time                                 15.07
  -----------------------------------------------------------
  data required time                                 15.07
  data arrival time                                  -8.34

代码很简单，就是两个触发器的级联，有两个clock，clk控制第一个触发器，clk1控制第二个触发器，我想用set_disable_timing这条命令，让从第一个触发器时钟端 到第二个触发器的数据输入端D的这个arc 变成disable，但是不知道怎么写，
我写的是 ：set_disable_timing -from q1_reg*/CK -to q2_reg*/D
但是一直报错，Error: Required argument 'object_list' was not found (CMD-007)
想问下到底该怎么写呢