在Cadence里面用verilogA编写一个分频器的symbol

何平 · 发表于 2014-11-23 00:10:47

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由何平于 2014-11-23 00:14 编辑

我写了一个用verilogA语言编写的分频器（div）代码，想把它在Cadence中转化为symbol，供我在进行PLL系统级仿真时提供模块，但在Cadence中转化为symbol的操作我不会，求解答，不胜感激。第一二两张图是我会的操作，但不知道怎么样把它做成symbol，就是做成类似第三四两张图的结果
JVAHH26H[Z1Y}RS`4}K9M}4.jpg

kobe24qq · 发表于 2014-11-23 10:39:31

我之前做法是手动建立，自己画一个symbol，添加pin，仿真时会自己匹配，如果和你的代码端口不一致，会报错
个人没找到直接生成的办法，还请大牛告知

何平 · 发表于 2014-11-23 16:20:46

本帖最后由何平于 2014-11-23 17:21 编辑

回复 2# kobe24qq

您好，谢谢您的回复，我按照你说的方法自己画了一个symbol，定义了pin in和out，然后又建了verilogA，在代码框输入分频器代码后，但我不知道怎么保存了，每次写完代码，把这个代码框关了之后再打开，代码又消失了，估计是没保存，请问怎么保存的？？?谢谢第一图是我自己画的symbol，第二图是把verilogA和symbol放在了一起，第三图就是代码框了，准备把代码写进去，但这个代码框上面怎么就没个save之类的保存按钮呢？？ ZN]`@PRZ8D50CF9G7}FRG4I.jpg