【已经解决】新手Verilog代码综合之后硬件资源占用0%，求讨论解决

douwangdiaole · 发表于 2014-11-23 20:24:17

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本帖最后由 douwangdiaole 于 2014-11-25 23:24 编辑

本人一位硬件工程师，由于项目需要最近开始着手学FPGA，按照相关教程写了一个流水灯的程序，期间遇到了很多问题都慢慢的解决了，但是这次遇到了奇怪的问题不知道怎么处理。本人将一个源码文件分成3个模块，之后设置一个top层文件挂载4个模块，编译之后报错一检查修改之后成功编译，但是综合的结果却很不可思议，硬件资源占用0%。

Flow Status Successful - Sun Nov 23 20:15:04 2014
Quartus II 32-bit Version 13.1.0 Build 162 10/23/2013 SJ Web Edition
Revision Name LED_Water
Top-level Entity Name led_water
Family Cyclone IV E
Device EP4CE6E22C8
Timing Models Final
Total logic elements 0 / 6,272 ( 0 % )
Total combinational functions 0 / 6,272 ( 0 % )
Dedicated logic registers 0 / 6,272 ( 0 % )
Total registers 0
Total pins 11 / 92 ( 12 % )
Total virtual pins 0
Total memory bits 0 / 276,480 ( 0 % )
Embedded Multiplier 9-bit elements 0 / 30 ( 0 % )
Total PLLs 0 / 2 ( 0 % )

复制代码

首先top文件源码：

module led_water(
clock_50mhz,
reset_n,
key_s,
led
);
input clock_50mhz;
input reset_n;
input key_s;
output led;
wire [7:0] led;
led_display(
.clock_50mhz (clock_50mhz),
.led_clock (led_clock),
.reset_n (reset_n),
.key_s_flag (key_s_flag),
.led (led)
);
key_scan(
.clock_50mhz (clock_50mhz),
.reset_n (reset_n),
.key_s (key_s),
.key_s_flag (key_s_flag)
);
sys_clock(
.clock_50mhz (clock_50mhz),
.reset_n (reset_n),
.led_clock (led_clock)
);
endmodule

复制代码

模块1源码：

module sys_clock(
clock_50mhz,
reset_n,
led_clock
);
input clock_50mhz;
input reset_n;
output led_clock;
wire clock_50mhz;
reg [25:0] led_clock;
always @ (posedge clock_50mhz or posedge !reset_n)
begin
if(!reset_n)
led_clock <= 1'b0;
else
led_clock <= led_clock+1;
end
endmodule

复制代码

模块2源码：

//定义函数
module led_display(
clock_50mhz,
led_clock,
reset_n,
key_s_flag,
led
);
//out or in port
input clock_50mhz;
input led_clock;
input reset_n;
input key_s_flag;
output [7:0] led;
//wire or register
wire clock_50mhz;
wire [7:0] led;
//define register
reg [7:0] led_data = 8'b1000_0000;
always @ (posedge clock_50mhz or posedge !reset_n)
begin
if(!reset_n)
led_data <= 1'b0;
else if(key_s_flag)
begin
led_data[0] <= led_data[7];
led_data[1] <= led_data[0];
led_data[2] <= led_data[1];
led_data[3] <= led_data[2];
led_data[4] <= led_data[3];
led_data[5] <= led_data[4];
led_data[6] <= led_data[5];
led_data[7] <= led_data[6];
end
end
assign LED = led_data;
endmodule

复制代码

模块3源码：

module key_scan(
clock_50mhz,
reset_n,
key_s,
key_s_flag
);
input clock_50mhz;
input key_s;
input reset_n;
output key_s_flag;
reg key_s_flag;
always @ (posedge clock_50mhz or posedge !reset_n or posedge !key_s)
begin
if(!reset_n)
key_s_flag <= 0;
else if(!key_s)
key_s_flag <= 1;
end
endmodule

复制代码

项目源码在附件里面，希望多多提供改进意见，谢谢

02_KEY_LED.zip (2.94 MB, 下载次数: 6 )

cyqtomb · 发表于 2014-11-24 14:40:40

回复 1# douwangdiaole

粗看了一下你的综合报告，你综合时没有加时序约束啊。综合器连时钟都找不到。。。

woshioc · 发表于 2014-11-24 14:53:34

管脚首先要约束上。

douwangdiaole · 发表于 2014-11-24 20:38:37

回复 3# woshioc

管脚约束是指pin planer里面定义引脚吗？那里面都定义好了

douwangdiaole · 发表于 2014-11-24 21:02:19

回复 2# cyqtomb

看了下时序约束好麻烦，一下子还看不懂，能不能简单地讲一下这个程序该怎么改呢？

acgoal · 发表于 2014-11-24 21:46:13

回复 1# douwangdiaole

代码有很多不规范的地方，建议先检查一下：

module key_scan(，这个模块的问题：
always @ (posedge clock_50mhz or posedge !reset_n or posedge !key_s) ，一般的综合器很难综合这种代码，最好保留只有一个时钟和一个复位，还一个问题是posedge !reset_n，为什么不写成negedge reset_n，不要用奇形怪状的代码风格。
else if(!key_s)
key_s_flag <= 1; 这里 else if(!key_s)以后呢？如果key_s=1怎么办，key_s_flag还是保持为1吗，我想你本意不是这样的吧。如果本来就是要求这样，那这里倒是没错了。

module led_display(，这个模块的问题：
//define register
reg [7:0] led_data = 8'b1000_0000; 这里=8'b10000xxxx的没有意义（事实上在某些FPGA里面倒是可以用来初始化，可是一般不这么用），删掉吧。
//define register
always @ (posedge clock_50mhz or posedge !reset_n)；还是posedge !reset_n，改掉吧。

else if(key_s_flag)
begin
led_data[0] <= led_data[7];
led_data[1] <= led_data[0];
led_data[2] <= led_data[1];
led_data[3] <= led_data[2];
led_data[4] <= led_data[3];
led_data[5] <= led_data[4];
led_data[6] <= led_data[5];
led_data[7] <= led_data[6];
end
这一大段就一个功能led_data[7:0] <= {led_data[6:0], led_data[7]};用这句替代，省的写一堆代码。

module sys_clock( 这个模块
output led_clock;
wire clock_50mhz;
reg [25:0] led_clock;
always @ (posedge clock_50mhz or posedge !reset_n)
begin
if(!reset_n)
led_clock <= 1'b0;
else
led_clock <= led_clock+1;
end

led_clock有26个bit，但是输出又变成1个bit，明显不match，所以最后led_clock最高位无法输出，我想你本意是要输出led_clock[25]吧，那么就得改，自己思考一下怎么修改吧，不难。

最后看top，你实例化模块的方法也不通用，led_display(....); 这里没有实例的名字啊，应该led_display u_led_display(....);好歹后面给个u_xxx作为实例的名字。

led_display(
.clock_50mhz (clock_50mhz),
.led_clock (led_clock),
.reset_n (reset_n),
.key_s_flag (key_s_flag),
.led (led)
);

douwangdiaole · 发表于 2014-11-25 23:18:14

本帖最后由 douwangdiaole 于 2014-11-25 23:22 编辑

回复 6# acgoal

非常感谢你的意见和建议，通过你的一些指点，我都找到了问题的解决办法，也找到了其他的一些问题了，现在程序可以正常编译并且演示结果正常。长经验了。
源代码：
top：

module led_water(
clock_50mhz,
reset_n,
key_start,
key_stop,
led
);
input clock_50mhz;
input reset_n;
input key_start;
input key_stop;
output [7:0] led;
wire led_clock;
wire key_s_flag;
led_display u_led_display(
.clock_50mhz (clock_50mhz),
.led_clock (led_clock),
.reset_n (reset_n),
.key_s_flag (key_s_flag),
.led (led)
);
key_scan u_key_scan(
.clock_50mhz (clock_50mhz),
.reset_n (reset_n),
.key_start (key_start),
.key_stop (key_stop),
.key_s_flag (key_s_flag)
);
sys_clock u_sys_clock(
.clock_50mhz (clock_50mhz),
.reset_n (reset_n),
.led_clock (led_clock)
);
endmodule

复制代码

模块一：

module sys_clock(
clock_50mhz,
reset_n,
led_clock
);
input clock_50mhz;
input reset_n;
output led_clock;
reg [25:0] led_counter;
parameter led_counter_max = 49_999_999;
always @ (posedge clock_50mhz or negedge reset_n)
begin
if(!reset_n)
led_counter <= 26'd0;
else if(led_counter < led_counter_max)
led_counter <= led_counter+1'b1;
else
led_counter <= 26'd0;
end
assign led_clock = (led_counter == 49_999_999) ? 1'b1:1'b0;
endmodule

复制代码

模块二：

//定义函数
module led_display(
clock_50mhz,
led_clock,
reset_n,
key_s_flag,
led
);
//out or in port
input clock_50mhz;
input led_clock;
input reset_n;
input key_s_flag;
output [7:0] led;
reg [7:0] led;
always @ (posedge clock_50mhz or negedge reset_n)
begin
if(!reset_n)
led <= 8'b1000_0000;
else if((key_s_flag ==1) && (led_clock==1))
led <= {led[6:0],led[7]};
end
endmodule

复制代码

模块三：

module key_scan(
clock_50mhz,
reset_n,
key_start,
key_stop,
key_s_flag
);
input clock_50mhz;
input key_start;
input key_stop;
input reset_n;
output key_s_flag;
reg key_s_flag;
always @ (posedge clock_50mhz or negedge reset_n)
begin
if(!reset_n)
key_s_flag <= 1'b0;
else if(!key_start)
key_s_flag <= 1'b1;
else if(!key_stop)
key_s_flag <= 1'b0;
// else
// key_s_flag <= 0;
end
endmodule

复制代码

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您好，请问是代码风格的问题吗？还是时钟约束的问题？谢谢啦

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