EDI中怎么才能将设计中的一个clock latency做的很小。（总线时钟）？

icfbicfb · 发表于 2011-11-6 19:43:27

设小了transition limit ， clock buffer就会多加些，

大的buffer自然驱动能力要好些

zhq415758192 · 发表于 2011-11-7 07:16:05

回复 10# icfbicfb

版主言之有理，得花时间慢慢try。

请问版主： clk BUF和INV应该怎样组合配置，更有利于减小latency和skew呢？

icfbicfb · 发表于 2011-11-7 13:23:17

没有仔细研究过，

inv比buffer好，面积小，占空比控制好

herrzhou · 发表于 2014-10-31 15:48:56

clock spec里面些啊， max delay 设小点，

max transition 放小点， clock buffer用大些
icfbicfb 发表于 2011-11-3 07:52

登录/注册后可看大图

为什么是max transition 放小点？不是放松点？

fangwang85 · 发表于 2014-10-31 15:52:23

我也觉得transition的值应该小点才合理啊？不懂了

fangwang85 · 发表于 2014-10-31 15:53:02

回复 15# fangwang85

说反了，我觉得是transition的值放大点才合理啊

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