EDI中怎么才能将设计中的一个clock latency做的很小。（总线时钟）？

zhq415758192 · 发表于 2011-11-3 01:30:07

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EDI中怎么才能将设计中的一个clock latency做的很小。（cpu总线时钟）？

其他的时钟不重要。

icfbicfb · 发表于 2011-11-3 07:52:58

clock spec里面些啊， max delay 设小点，

max transition 放小点， clock buffer用大些

zhq415758192 · 发表于 2011-11-3 17:02:44

回复 2# icfbicfb

谢谢版主指教。

EDI分步做clk tree可行吗？能够将个别latency大大降低吗？

conniezhou · 发表于 2011-11-3 21:38:04

学习了！有时候也遇到clock 的latency比较大的问题。

icfbicfb · 发表于 2011-11-4 08:59:22

可以把 clock tree spec分块写啊，比如一次写一个 clock net

然后分别做cksynthesis就行了，

zhq415758192 · 发表于 2011-11-4 15:04:03

回复 5# icfbicfb

ok,回头试试版主的方法

littlechip · 发表于 2011-11-6 11:08:33

我觉得首先你要分析好这个时钟的结构，找出LATENCY长的原因，分析SINK都是什么分布情况，可以将时钟树上的某些关键的单元放到一个REGION或者BOUND里，选择合适的位置摆放，可以适当放松SKEW，一般TOOL优先去考虑SKEW的，为了做小SKEW插入不少BUF/INV导致LATENCY 变长了。另一个方法可以尝试手动摆放时钟单元，期待你分享你的结果

zhq415758192 · 发表于 2011-11-6 16:59:22

max delay 设小点，为零
max transition 放小点， clock buffer用大些

版主的这几个方法有效，减了0.5ns

liu6904 · 发表于 2011-11-6 17:46:17

时钟分析清楚了就可以了

icfbicfb · 发表于 2011-11-6 19:43:01

clock latency 和clock transition有很大的关系

设小点transition limit，可以减小latency

但是不是能完全减小，有个极限最小值的，

skew也是，有时候减小还真的很难

[讨论] EDI中怎么才能将设计中的一个clock latency做的很小。（总线时钟）？

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