clock insertion delay 偏大怎么debug

herrzhou · 发表于 2014-10-30 10:08:09

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想尽量减小clock insertion delay
求助

IC后端 · 发表于 2014-10-30 22:18:10

理清时钟结构，看看偏大由什么引起的。

Timme · 发表于 2014-10-30 22:39:31

看看时钟路径上是否存在逻辑门、分频寄存器，它们摆放得是否顺畅，前后的路径是否合理。

CTS引擎对非BUF/INV的Cell通常处理的很傻。

如果以上不能解决，你需要划分出关键寄存器，重点收它们的Insertion Delay。

herrzhou · 发表于 2014-10-31 15:40:19

看看时钟路径上是否存在逻辑门、分频寄存器，它们摆放得是否顺畅，前后的路径是否合理。

CTS引擎对非B ...
Timme 发表于 2014-10-30 22:39

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怎么看时钟路径上是否有逻辑门和分频寄存器啊？
还有跑完一次CTS，看寄存器的分布密密麻麻，不好判断placement是不是做得好

herrzhou · 发表于 2014-10-31 15:41:42

看看时钟路径上是否存在逻辑门、分频寄存器，它们摆放得是否顺畅，前后的路径是否合理。

CTS引擎对非B ...
Timme 发表于 2014-10-30 22:39

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怎么划关键寄存器，收他们的insertion delay呢

jerry66666 · 发表于 2014-11-1 00:11:00

同样期待答案

IC后端 · 发表于 2014-11-1 14:08:53

时钟结构的CRG模块里有可能会有div_reg,cnt_reg,还有一些or and mux gate，这些都是起不同作用的，特别是一些奇数分频的时钟通过组合逻辑实现，后面又做Mux和gate的结构，然后这些逻辑又和io mux混在一块。这些逻辑cts自动做起来都会胡乱摆放的，而且中间有可能会插入很多不必要的buf,这需要你自己理清楚路径，屏蔽不必要的路径，做到时钟到哪一个cell多长合理心里有数。。。。没有具体的时钟结构和路径图是没办法给你讲清楚的
可以加我Q,2598593808.每天晚上11点统一答疑

herrzhou · 发表于 2014-11-3 10:49:38

时钟结构的CRG模块里有可能会有div_reg,cnt_reg,还有一些or and mux gate，这些都是起不同作用的，特别是一 ...
IC后端发表于 2014-11-1 14:08

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在ICC里怎么分析这些时钟电路的结构呢，用什么工具或命令？

icfbicfb · 发表于 2014-11-3 10:53:18

回复 7# IC后端

怎么搞的跟做广告一样，在版上回答不好么，一定要qq私聊？

IC后端 · 发表于 2014-11-3 21:53:46

回复 IC后端

怎么搞的跟做广告一样，在版上回答不好么，一定要qq私聊？
icfbicfb 发表于 2014-11-3 10:53

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我经常半个月回家不开电脑的。。。。。。在公司又网络不方便，你懂的

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