时间数字转换器（TDC）延时链设计问题

JoyShockley · 发表于 2014-10-29 21:12:37

本帖最后由 JoyShockley 于 2014-10-29 21:16 编辑

回复 20# 土豆烧牛肉WOW

Perrot组两篇关于GRO TDC和divider-based ADPLL 的两篇博士论文，你有看过吗，就是你这种架构啊。

你这种结构的TDC我没有用过，我就是用的Staszewski的伪差分延时连TDC，简单；65nm下，我们可以做到TDC的精度15ps-20ps之间（一个反相器延时）

straayer_phdthesis.pdf (3.32 MB, 下载次数: 267 )

JoyShockley · 发表于 2014-10-29 21:18:08

本帖最后由 JoyShockley 于 2014-10-29 21:20 编辑

回复 14# 土豆烧牛肉WOW

你有这个结构的论文么？或者Tutorial之类的

土豆烧牛肉WOW · 发表于 2014-10-29 21:45:44

回复 22# JoyShockley

你发的这两篇我都没有，这些都哪里可以下载啊，学校的数据库没能找到，嗯，我可以看看，谢谢~你说的伪差分延时链的.18工艺的话精度能做到多少呢？有参考的论文吗，发上来看看啊。
我手里关于这个环形结构的TDC只有一篇。

05437491.pdf (1.3 MB, 下载次数: 129 )

土豆烧牛肉WOW · 发表于 2014-10-29 21:47:41

回复 22# JoyShockley

那个环形延时链震荡了啊。。。我不明白是怎么回事，求指导。。。

JoyShockley · 发表于 2014-10-29 21:53:39

回复 23# 土豆烧牛肉WOW

你0.18um工艺下，只能用V结构

0.13um下一个反相器的延时是35ps

你0.18um估计能到50-60ps；所以，只能用sub-inverter delay（低于一个反相器延时）技术的TDC。

通信应用的PLL话，TDC至少精度要到20ps以下。

土豆烧牛肉WOW · 发表于 2014-10-29 22:00:43

回复 25# JoyShockley

是的啊。。这个问题不搞明白，我就得换结构了。。。目前又有三种接哦股可选择，一种局部无源插值型，一种门控型，一种时间放大器型，还没看

土豆烧牛肉WOW · 发表于 2014-10-29 22:11:49

回复 25# JoyShockley

另外什么是V结构？

bright_pan · 发表于 2014-10-30 20:41:45

回复 24# 土豆烧牛肉WOW

你一级级的看一下，看是否把这个方波一级级的传下去了。

其实这种结构还有个不好的是，应该最好还是要DFF采样，DFF的setuptime /hold time很难把握好，一般都是用sense amplifier的
DFF, 这种需要CLK/CLKN双相信号，你用这种环，功耗也很大。

bright_pan · 发表于 2014-10-30 20:43:12

回复 27# 土豆烧牛肉WOW

就是vernier delay, 做一个40ps的inverter chain, 另外一个35ps的inverter chain, 两个的差5ps用于评估你的refclck和RF clk的相位差。

土豆烧牛肉WOW · 发表于 2014-10-31 08:30:40

回复 28# bright_pan

我试了一下，确实是一级级的传下去了，但是这样就不会震荡了吗？另外我把电路接好以后，能调到的最小单级延迟是91.18ps，就是说调不到35ps,用的.18工艺 QQ截图20140923094753.png

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