modelsim仿真问题

neufeifatonju

modelsim仿真支持SystemVerilog仿真吗？
最近准备弄弄JESD204B，网上资料比较少，所以想把自带的仿真跑起来，看看时序什么的，但是出现如下错误：
# ** Error: ipcore_dir/jesd/example_design/pselect_f.v(145): (vlog-LRM-2401) Extra semicolon found. This is permitted in SystemVerilog, but not permitted in Verilog.
# ** Error: ipcore_dir/jesd/example_design/pselect_f.v(151): (vlog-LRM-2401) Extra semicolon found. This is permitted in SystemVerilog, but not permitted in Verilog.
# ** Error: D:/modeltech_10.0c/win32/vlog failed.
即提示下面的endgenerate行错误
generate
if (C_AB > 0) begin : XST_WA
assign CS = (A[0:C_AB - 1] == BAR[0:C_AB - 1]) ? AValid : 1'b0 ;
end
endgenerate;


generate
if (C_AB == 0) begin : PASS_ON_GEN
assign CS = AValid ;
end
endgenerate;

wgej1987

read .v file的时候应该可以设置按什么标准读入。不是很熟modelsim

wsjc1999

提示很清楚啦，例子使用system verilog写的，仿真可能选的是Verilog。检查modelsim的设置。

mfkiass

modelsim 太慢了，有没有其他软件推荐啊

neufeifatonju

回复 3# wsjc1999


   多谢，请问具体怎么设置啊，没有设置过。以前很少用到SystemVerilog。

bhinge

如果是systemverilog的话，文件后缀名不是.sv么，怎么文件后缀为.v，这样会有问题吧，后缀改sv试试。

bhinge

看你的报错信息是因为endgenerate后面多了分号，verilog也支持generate，去掉endgenerate后面的分号试试

zhangbinsniper

You can use VCS to speed up simulation rate

panhui_leopold

感觉modelsimPE 和 SE版本的速度相差很大的，现在网上取消了SE版本的下载，完蛋了

AppleRita

回复 1# neufeifatonju
不是说“有分号多余”的意思吗？