《UVM实战》24小时问答

silencefpga

感谢楼主，由于出差事情相对较少，买了本，内容不错，正在学习....

dou124

看了你的书，收获比较多，我觉得最好能够有个功能简单的DUT，然后围绕这个DUT使用UVM搞一个平台，这样大家在看过书之后，再看代码，理解得会更加深刻一些，感谢祝贺张博出书。

飞扬紫百合

回复 36# doogo


    把这个小结的内容融合到介绍uvm-transaction那节里面；

另外请教一个问题，ref-model 派生component和object有啥不同，仅仅是component和object的本身不同还是用法上有啥不同？我是一直用object的。

pwy122

买过了，迫不及待想拜读

doogo

看了你的书，收获比较多，我觉得最好能够有个功能简单的DUT，然后围绕这个DUT使用UVM搞一个平台，这样大家在 ...
dou124 发表于 2014-9-18 21:38

                               
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这本书里面的那个MAC的例子基本上就是一个典型的DUT了。一组数据输入端口，再做些处理，然后一组数据输出端口。这其中的“再做些处理”就是reference model。书中只是简单的把输入的transaction复制一份，然后再发出去。当然了，或许这个DUT有些过于简单了。

doogo

回复  doogo


    把这个小结的内容融合到介绍uvm-transaction那节里面；

另外请教一个问题，ref-m ...
飞扬紫百合 发表于 2014-9-19 07:36

                               
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谢谢你的建议。


1. 如果派生自Object，那么reference model中的进程需要手工启动。但是如果派生自component，那么其main_phase等可以自动执行。
2. 由于可能要对reference model配置一些参数，通常来说，config_db比较常用于component的build_phase。
3. 一般人都习惯于使用component，这样后面的人如果接手你的验证环境会比较方便。


当然了，派生自object也不是那么不可接受的事情。自己习惯，同时又不影响其它人就好。

soelife

准备买一本来学习

leonardo_z

书已到，正在学。 能否把代码上传，公司网络访问不了 网盘。

estshooter

之前读过张强的《UVM1.1实践与源代码分析》电子版，受益颇深。现在看到这本书正式出版真是可喜可贺！
在此也想请教几个具体应用中遇到的问题：
1.在用基于UVM RAL的验证环境时，如果在2个并行sequence（基于uvm_reg_sequence）中同时读写某个block（基于uvm_reg_block）的同一个register（基于uvm_reg）时，由于每个register对应的samphone只有唯一的key，某个sequence的读写操作get到key但是又没有完成的话，另一个sequence（优先级比前面所述的sequence高）就没法get到key了，从而会造成死锁。请问这种情况要怎么解决？
2.如果需要通过sequence来控制slave agent的响应，由于slave agent是被动的（master agent是主动的），需要slave driver采集到相应的命令信息才能给出合理的响应。但如果driver已经采集到命令信息再通过sequencer传给sequence的话，这个时候命令phase已经结束了，那么与命令phase相关的响应信息（比如命令接收ack需要delay随机cycle）就没办法通过sequence来控制了。怎样做才能让slave sequence既能控制命令phase，又能控制数据phase的响应？
3.在用基于UVM RAL的验证环境时，如果有多个master（在验证环境中用某几个master agent的driver来模拟）可以访问某个block（基于uvm_reg_block）的寄存器，是否应该在block中create多个map（基于uvm_reg_map），每个map对应一个master且通过set_sequencer设置其对应的sequencer和adapter？（因为如果只用default_map的话，调用其set_sequencer函数就只能选择某一个master及其对应的sequencer和adapter了）

期待能得到指教，谢谢！

doogo

书已到，正在学。 能否把代码上传，公司网络访问不了 网盘。
leonardo_z 发表于 2014-9-19 11:05

                               
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