请教PLL系统的噪声建模

kool

得到分频器部分的噪声之后，如何将这个噪声转化为相位域的噪声呢？ 或者是怎么处理得到分频器在PLL输出端表现出来的相噪声？

longma

你应该使用 Cadence SpectreRF 的 noise aware PLL flow methdology.
这个工具可以自动给各个模块分别建模，然后提供TESTBENCH 最后会RUN TRAN 自动提取系统的NOISE  PSD.

如果你有正版的CADENCE 软件 可以让你的公司给CADENCE 询问具体的使用方法或者讲义

kool

noise aware PLL flow methdology这个工具在哪里呢？一般的cadence版本都有吗？还是要另外买啊？

   

原帖由 longma 于 2008-12-12 08:14 发表

                               
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你应该使用 Cadence SpectreRF 的 noise aware PLL flow methdology.这个工具可以自动给各个模块分别建模，然后提供TESTBENCH 最后会RUN TRAN 自动提取系统的NOISE  PSD.如果你有正版的CADENCE 软件 可以让你的 ...

mmic1978

一般是分别仿真，做好模型，再行为级或者自己用XLS calculator算出来

OUT了，也没听说过 cadence 的 Cadence SpectreRF noise aware PLL flow methdology

希唯

回复 1# kool

请问楼主的这个问题，以及其他关于pll相位噪声仿真的问题解决了吗？最近也在研究这个，希望得到高人指点

何平

分频器输出的不就是相位噪声吗，我一般仿真出各个模块的噪声，然后ADS建模，里面有现成的噪声模型，你只需代入你的各个模块的噪声值就可以模拟出总的输出相位噪声

1261015620

回复 6# 何平
你好，我只用pss+pnoise的方法仿出了VCO的相位噪声，请问其他模块的噪声该怎么仿？也是pss+pnoise吗？具体该怎么设置呢？请您指点一二～

liuhuigino

一篇文献，可以参考下

analog_IC_81

:):)