CTS布线问题求解，关于double via rate

ICSYS

经过CTS布线之后有很多白叉叉，判断是因为congestion造成的，insert double via的时候只能在边沿PIN处或者稀疏的地方有双孔，而有些地方不能插入double via,依然是单孔，怎样全部版图插入双孔?。跑LVS不过，是不是和布线和CTS时出现的叉叉有关？这个问题是在CTS阶段避免掉，还是nanoroute阶段消除掉或者在DRC甚至LVS时fix掉？求版主大牛指导了。。。
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icfbicfb版主，我的设计double via rate 情况是 43.2%。不知道怎么提高这个了。这太低了。试过调整 aspect ration ，core utilization等，这个指标目前是最高的一个。版主有好的办法吗。谢谢了、、、

icfbicfb

route后不能有short，open，否则lvs过不了，

double via只能是尽力而为，不可能100%的rate， 70%以上就可以了，

ICSYS

       长知识了，70%是不分设计规模的大小，都是这样的rate么？我的设计规模相对较小，所以就是想着怎样更多的提高double via数量，这样实际上能否做到100%的double via rate呢？比如说通过增加面积，减小标准单元布局密度增加布线空间以达到更多的double via率。          
       我尝试过add cell padding，add inst padding，拉开place cell的布局密度，但是CTS之后还是有violation，也尝试过增大core面积，die或者core的宽长比可调整但是面积是恒定的，因此也没有搞出来。是启动enc的时候FP的面积就已经根据设计规模大概既定了吗？

ICSYS

回复 2# icfbicfb


   谢谢版主了~~因为快tapout了时间好急，

icfbicfb

以schedule为主吧，drc，lvs ，timing过了就行啊，别抠的太细，
后端要学的东西多呢，  饭要一口口吃，罗马也不是一日修成的，

ICSYS

回复 5# icfbicfb


后端水挺深的，做多了也有乐趣，谢谢icfbicfb版主了。

ICSYS

以schedule为主吧，drc，lvs ，timing过了就行啊，别抠的太细，
后端要学的东西多呢，  饭要一口口吃，罗马 ...
icfbicfb 发表于 2014-8-26 15:25

                               
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   版主，在请进一下你啊、 icfbicfb版主，我的设计double via rate 情况是 43.2%。不知道怎么提高这个了。这太低了。试过调整 aspect ratio ，core utilization等，加过cell padding ，双孔依然比例很低32%左右。这个指标目前是最高的一个。版主有好的办法吗。谢谢了、、



(tool会自动进行post route optimization，而且此过程double via rate会降低)

      
     

icfbicfb

40nm的时候不是double via吧，应该是dfm via rate吧，不一定是double via的，

setViaWeight ， 命令不记得了，就是选一些fab推荐的via， pbd,/fbd , 不一定是double via的，
因为空间不够的，

ICSYS

to icfbicfb；我查了一下 pbd fbd 都在库里，都是双孔、、、