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查看: 4484|回复: 14

[求助] verilog模块设计

发表于 2014-8-4 10:25:06 | 显示全部楼层 |阅读模式

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本帖最后由 huaxudie 于 2014-8-4 10:27 编辑

如图所示，此模块有9个数据输入，但数据不一定什么时候过来，可能有先后，可能是同时的，9个标志位，表示有数据过来了。现在就是要完成当9个数据中即使出现同时输入时，也能够顺序输出。想不出，请大神指教... QQ图片20140804102505.jpg

QQ图片20140804102505.jpg

fpga, verilog, 模块设计

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楼主| 发表于 2014-8-4 10:26:08 | 显示全部楼层

回复 1# huaxudie

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发表于 2014-8-4 15:58:57 | 显示全部楼层

电路功能描述还不够清楚，需要一个数据输入输出量的估计，举例说如果你长时间的9路同时来数，缓存小输出是承受不了的，如果输入数据很久才来一个那逻辑也简单，所以还需要更详细的应用条件描述才能得到你想要的

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楼主| 发表于 2014-8-4 20:21:57 | 显示全部楼层

回复 3# bhinge

假如时间间隔比较长，且同一时间最多有3个数据同时到达呢？就是不明白怎么缓存一下，或者延时一下也行，我有试过把同时来的那几个数据用类似#50这种延时分开输出，但是会丢失数据，不懂为啥？

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发表于 2014-8-5 08:48:58 | 显示全部楼层

你现在应该是没有把数据存下来，输入数据改变了，输出还没来得及发送的数据就丢失了。你要将输入的数据按你想要发送的顺序存下来，输出端顺序发送就行了。

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发表于 2014-8-5 14:49:57 | 显示全部楼层

来个两级缓存吧，第一级接收各路输入，第二级同时读第一级缓存，就拉齐了

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楼主| 发表于 2014-8-5 15:40:46 | 显示全部楼层

回复 6# 菜鸟要飞

是指用FIFO么？

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发表于 2014-8-5 17:18:18 | 显示全部楼层

你这个是SPA吗？静态优先级仲裁器？

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楼主| 发表于 2014-8-5 21:40:25 | 显示全部楼层

回复 8# lvguang

有点这方面的意思吧。。。其实就是想完成不同数据假如同时来或者间隔时间很短的时候，能够让其中一个数据先出来，其他的再出来

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楼主| 发表于 2014-8-5 21:41:59 | 显示全部楼层

回复 5# bhinge

我就是不知道怎么存。。。用FIFO之类的话，我感觉要用到好多，浪费资源

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