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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 关于timing report中net的delay
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楼主: zjt412

[求助] 关于timing report中net的delay

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zero_0
发表于 2014-7-31 11:03:04 | 显示全部楼层
回复 10# zjt412


1. 相当于笔算时的加减号
2. 见3
3. 同一条net在穿过 hierachy 的时候会 create 一个 port 并 create 一个新的 net name
4. 其实就是RC。但是 fanout 大可能会导致 net delay 大的原因有：net length 大而使net 的RC均大，接的 pin 多而使 pin cap 大
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zjt412
 楼主| 发表于 2014-7-31 14:58:06 | 显示全部楼层
回复 11# zero_0

第一个问题还是没明白，表中那一行的incr不应该是net上的delay么，net上的delay为什么是负数，为什么要减？谢谢谢谢！
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eekevin25
发表于 2014-8-22 10:48:45 | 显示全部楼层
good data
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IC蚁工
发表于 2018-1-25 10:16:47 | 显示全部楼层
谢谢分享！
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jj3622
发表于 2018-4-23 16:21:36 | 显示全部楼层
回复 7# zero_0


    很好！
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msbmsbmsb
发表于 2018-4-27 08:45:00 | 显示全部楼层
非常需要谢谢分享
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Anne_xiyuan
发表于 2018-7-4 09:32:00 | 显示全部楼层
回复 7# zero_0


    资料很棒！感谢感谢！！
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ldl8687
发表于 2018-7-4 10:45:11 | 显示全部楼层
谢谢楼主分享
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Janiey_Deng
发表于 2018-9-28 20:50:30 | 显示全部楼层
感谢分享
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hotelgao
发表于 2018-10-25 10:20:17 | 显示全部楼层
下来看看，正在解决
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