clock transition 会不会影响hold

chanshi634 · 发表于 2014-7-13 12:58:08

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请问，
clock pin上的transition会不会影响 hold violation的数量？

王不动 · 发表于 2014-7-13 13:10:06

会，但是影响很小吧

icfbicfb · 发表于 2014-7-13 13:42:16

很少影响，

chanshi634 · 发表于 2014-7-13 14:37:25

回复 3# icfbicfb

如果一个输出的clock pin的transition比较大，我发现在报hold的时候，

属于launch clock的时候，可能delay是200ps，
但是在capture clock的时候，delay可能就是100ps，
感觉原先的clock skew可能是50ps，现在就相当于变成100ps了，
感觉会多出比较多的hold violation呢，不知道我想的对不对

herrzhou · 发表于 2014-7-13 23:16:25

回复 icfbicfb

如果一个输出的clock pin的transition比较大，我发现在报hold的时候，

属于la ...
chanshi634 发表于 2014-7-13 14:37

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这是OCV的原因，不是transition导致的

Timme · 发表于 2014-7-13 23:56:27

理论上会影响Hold，因为Tran大了IRDrop等外界干扰带来的Uncertainty会增大。

但STA上会不会导致Violation增大就要看Strategy了。

chanshi634 · 发表于 2014-7-14 09:43:41

回复 5# herrzhou

OCV会影响，但是比OCV的影响多出了50多ps~~~不知道如何解释了~

icfbicfb · 发表于 2014-7-14 10:35:07

clk trans 不能太烂，太大的修掉好了，

herrzhou · 发表于 2014-7-14 10:40:54

本帖最后由 herrzhou 于 2014-7-14 10:42 编辑

回复 herrzhou

OCV会影响，但是比OCV的影响多出了50多ps~~~不知道如何解释了~
chanshi634 发表于 2014-7-14 09:43

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你把slew报出来看看，在launch和capture时不一样
具体path贴出来，CRPR开了吗

chanshi634 · 发表于 2014-7-15 09:57:36

回复 9# herrzhou

我就是报launch和capture发现的啊，差别太大，crpr开了~

[讨论] clock transition 会不会影响hold

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