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[讨论] finFET讨论

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发表于 2014-6-26 19:40:42 | 显示全部楼层 |阅读模式

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关于finFET新手来报道,大家多讨论一下这方面的技术阿?
发表于 2014-6-26 20:22:24 | 显示全部楼层
现在没多少人做这个的,太先进了,
 楼主| 发表于 2014-6-27 16:17:10 | 显示全部楼层
回复 2# icfbicfb


    所以要讨论讨论啊,哈哈!有这方面兴趣朋友可以聊聊!
发表于 2014-6-27 22:36:05 | 显示全部楼层
 楼主| 发表于 2014-6-29 19:55:55 | 显示全部楼层
回复 4# herrzhou


   你看我写的不是说新手嘛。新手就是什么都不懂啊,所以在这里求教啊!
发表于 2014-7-1 22:44:36 | 显示全部楼层


回复  herrzhou


   你看我写的不是说新手嘛。新手就是什么都不懂啊,所以在这里求教啊!
Alicezw 发表于 2014-6-29 19:55




    那就不是讨论了,那是请教
发表于 2014-7-3 19:32:02 | 显示全部楼层
目前intel的14nmFinfet较为成熟一些。其他foundry,如tsmc、gf、samsung也相继推出,
umc也会在今年推出,目前在PQV阶段。
做过tsmc和umc的项目,说一点关于process方面的感受。
后端的话,
相对复杂的techfile定义,会导致routing、power极难收敛;
DPT要求底层的配线对应odd、even cycle,当然这些问题你可以在tool中设定制约,但是碰到紧缺的routing source和complex  floorplan,这些问题都会出来并且很难处理,会带来很多负面影响(timing closure等);
FinFrid的要求,使得floorplan不会像以前那么随意摆放,需要手动调整macro的位置;
extraction RC with DPT effect;
physical verification方面,perfer、nonprefer的routing direction的metal对应不同的width和space,如果加上poor technology file,想要fix简直就是一项体力活;

Finfet技术也带来了一些优点:
Better performance
ION increases substantially on a per unit area basis because channel surface extends into 3rd dimension.
FinFETs have potential performance benefits.
Reduced leakage current
Fully depleted devices have substantial sub-threshold leakage advantage and reduced short channel effects.
FinFETs enable less leaky and more interesting digital circuits.
Meet lower power requirement for mobile device
Voltage scaling
Steep sub-threshold slopes enables lower VTs for same or less leakage and therefore potential for voltage scaling
High density for area save

先想到这些 ,, 有时间慢慢补充 。。
发表于 2014-7-4 19:32:06 | 显示全部楼层
pr 工作量剧增,
 楼主| 发表于 2014-11-26 13:30:56 | 显示全部楼层
回复 7# xjg@hmes


    谢谢您的分享!
 楼主| 发表于 2014-11-26 13:32:37 | 显示全部楼层
回复 8# icfbicfb


比如说呢?谢谢!相对于之前的CMOS工艺,PR增加了哪些工作量?
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