有前辈高手来解答写么~~万分感谢

lbz053273

我想知道上图的count里面的逻辑是怎么实现的？
嗯，我说的是电路图。
比如我现在要实现6分频，代码里面只要写个3反转就好了，那电路图里面怎么实现反转的？
我的想法：
我吧第一个触发器的输出和第二个触发器的输出拉出来与一下，相当于计数11，
然后在NC—verilog里面仿真，出来的波形是3:1，我要是拉出来1010，波形更是乱套了，只有部分计数10,。
我想知道反转是怎么实现的~~~
抓狂
求助~

我的仿真

lbz053273

。。。。。人啊~~~来人啊

lsjxyp

奇数倍分频只能特殊处理了，占空比50%更得注意

lbz053273

回复 3# lsjxyp


   。。。。你这和没说一个样啊

vongy

说到分频，我们首先想到的方法就是利用计数器，比如三分频，我们可以计一个0, 1, 2循环的计数器pos_cnt，这个计数器使用CLK的上升沿实现，当pos_cnt=0, 1时，clk_p = 0,当pos_cnt=2时，clk_p=1，这样clk_p产生的是占空比是1/3的3分频。
因为想要的占空比是50%，这里就会有0.5个时钟周期的概念，这个0.5是怎么来的，我们看时钟的上升沿和下降沿之间的间隔刚好是0.5个时钟周期，因此会想到再利用时钟的下降沿做一个计数器neg_cnt, 0, 1, 2，当neg_cnt=0, 1时 clk_n = 0, neg_cnt=2, clk_n =1
最后clk_out = clk_p | clk_n，即可得到占空比是50%的3分频。

UNice

试试这个

module count3
(
        input                reset,
        input                clk,
        output                qout
)
reg                [3:0]        count;

always @(posedge clk)
if(reset)
        count        <=        0;
else if(count < 8)
        count        <=        count + 1;
else
        count        <=        0;

reg                                qout;

always @(posedge clk)
if(count = 0)
        qout        <=        1'b1;
else if(count == 4)
        qout        <=        1'b0;
else
        qout        <=        qout;
       
endmodule

lbz053273

回复 6# UNice

。。。不是要代码啊，我代码什么的都弄好了，也仿真出来了，现在是要电路图实现代码的功能。可是我3分频搭不出来

lbz053273

回复 5# vongy


   你说的这个我知道的，代码我实现了，现在我只是想用电路图来实现。。就是用D触发器实现，我就不知道怎么弄了，我知道的只是加一个触发器，就多一个二分频

UNice

在软件里可以自动生成原理图的，上面那段代码可以自动生成：

vongy

回复  vongy


   你说的这个我知道的，代码我实现了，现在我只是想用电路图来实现。。就是用D触发器实 ...
lbz053273 发表于 2014-6-16 11:21

                               
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   verilog描述的就是电路啊，你说的是另一种用图形描述电路的方式，你给的那张图couter3里就是一个模3计数器。另外你说的多一级DFF的方法是将前一级的DFF.Q接到当前DFF.CLK上，这属于异步电路了，用的时候要小心了