关于DC综合纯组合电路，求教。

liyanyu_1987 · 发表于 2014-5-20 13:20:56

RTL都是用&，|，~之类的逻辑运算搭建起来的，和手写网表的工作量应该差别不大吧，
如果不手写网表的话还有一个办法，就是把库里面的器件好好研究一下，然后把不希望用到的器件设成dout_use属性。
translate这个命令没用过不熟悉。

pdsrazor · 发表于 2014-5-21 22:11:33

回复 9# k00k

我同学说直接拿标准库里的单元来写。我觉得那样工作量太大了。因为涉及到大量的实例化。请问你有尝试过代码只用基本逻辑运算写，而且没有always if什么的语法。最多就是assign赋值，比如assign a = b & c 之类的。然后综合时，要求dc不要改变代码所描述的电路结构而只是做一个映射到逻辑库。我这样该如何做到呢。

pdsrazor · 发表于 2014-5-21 22:16:52

回复 11# liyanyu_1987

感谢回复，我也想过translate这条命令。手写网表写一些不太大基本模块是可以的。那设计的顶层只是做个实例化行不行呢。（因为规模太大了。）还没研究过网表，不知道网表的顶层是实例化还是各种and，or，xor呢？

pdsrazor · 发表于 2014-5-21 22:18:50

回复 11# liyanyu_1987

哦，我说的&，|，~这些都是用运算符的，而不像网表那样用库中的and ，or ，xor等等搞起来的

wh1105 · 发表于 2014-5-21 23:02:52

You can used the create the virtual clock to constraint the critical path with the combination circuit.

xmxn3559 · 发表于 2014-5-22 09:05:16

这个加那些时钟的约束意义不大

edwardk · 发表于 2018-11-28 16:13:41

学习中。。。。

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