用verilog写计数器

mqlitong · 发表于 2014-4-5 08:16:12

回复 10# bu2zhouzhu

对两个不同宽度的高电平分别计数

bu2zhouzhu · 发表于 2014-4-5 17:58:42

回复 11# mqlitong

我感觉，signal_wire刚刚从1变到0的那个下降沿，count会是任意值，跟signal_reg为1的时间长度有关，比如某次signal_reg持续为1的时间是100个clk周期，根据37-41行，count为100.假设然后signal信号从1变到0，45-52行激活，47行的if和49行的if else都不满足（此时count==100, !signal_wire==1, count不满足），cnt_1和cnt_2没有变化。

飞扬紫百合 · 发表于 2014-4-5 18:24:08

只要有足够快的时钟，这个问题应该很简单！

mqlitong · 发表于 2014-4-5 20:49:18

回复 12# bu2zhouzhu

额，我忘记说了。。补充一下，我仿真时用的clk为50MHz的，一个周期为20ns，可能没说清楚

wh1105 · 发表于 2014-4-6 11:18:21

回复 8# mqlitong

You code has some mistake of the line from 45 to 52.The combination circuit can't use the none-blocking assignment.
I modify the code shows below.

always@*
begin
if ((count == 8'd50) && (!signal_wire))
cnt_1 = cnt_1 + 1'b1;
else if ((count == 8'd25) && (!signal_wire))
cnt_2 = cnt_2 +1'b1;
end

mqlitong · 发表于 2014-4-7 09:22:35

回复 15# wh1105

谢谢，想请教一下为什么非阻塞赋值用在这里不合适呀？才自学Verilog一个月多点，有些细节可能掌握的不太好，给讲解下吧，

谢谢。

wh1105 · 发表于 2014-4-7 20:21:51

回复 16# mqlitong

You write the RTL code that has two concepts one is the combination circuit the other is the sequence circuit.The combination circuit are used the blocking assignment.
The sequence circuit are used the non-blocking assignment

xiaohao10 · 发表于 2014-4-7 22:57:39

niuren

mqlitong · 发表于 2014-4-8 15:13:55

回复 17# wh1105

谢谢了~

紫旋牛牛 · 发表于 2014-5-11 15:06:15

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[求助] 用verilog写计数器

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