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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › partition top如何整合分析时序
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查看: 2651|回复: 7

[解决] partition top如何整合分析时序

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kingnan
发表于 2014-3-27 17:52:54 | 显示全部楼层 |阅读模式

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本帖最后由 kingnan 于 2014-4-2 17:44 编辑

我用encounter 做partition，block布完以后，在top的文件夹下load，block的def和.v，在top报timing都是N/A，不出来，如何整合才能在top层做时序优化，还有block用的sdc需要额外load吗，还是用自动出的就行呢
如何, 文件夹

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mnluan
发表于 2014-3-28 11:35:51 | 显示全部楼层
回复 1# kingnan

    请问top的sdc有 load 进去吗？时序报N/A，多半是因为timing constraint没有加。
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kingnan
 楼主| 发表于 2014-3-28 14:12:16 | 显示全部楼层
回复 2# mnluan


    怎么load进去，不是在top里都包含的吗
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zwtxj
发表于 2014-4-1 16:32:46 | 显示全部楼层
回复 3# kingnan

你说的整合分析时序是指assemble之后对full chip的timing analysis?那样的话你需要一个 full chip的flat sdc.
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kingnan
 楼主| 发表于 2014-4-2 17:42:49 | 显示全部楼层
回复 4# zwtxj


    已解决，谢谢！
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eguang190
发表于 2014-4-6 22:57:24 | 显示全部楼层
回复 5# kingnan


   怎么解决的，分享一下呗！
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kingnan
 楼主| 发表于 2014-5-24 08:47:35 | 显示全部楼层
回复 6# eguang190


    saveDesign  把sdc加上，再load进来就有了
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icfbicfb
发表于 2014-5-24 09:27:22 | 显示全部楼层
子模块要抽取ilm的，  或者etm，
EETOP创芯人才网职位发布入口
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