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[求助] 在PT中report_timing报sequential_clock_pulse_width,怎么修啊

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发表于 2014-3-27 09:24:44 | 显示全部楼层 |阅读模式

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在PT中report_timing,报sequential_clock_pulse_width的violation, 请问怎么修啊,谢谢!
发表于 2014-3-27 21:25:27 | 显示全部楼层
Is the clock 50-50 duty cycle?
I thought that is gated clock. If the gated clock you may be fix the rtl code
 楼主| 发表于 2014-3-28 09:52:01 | 显示全部楼层
回复 2# wh1105
37-63,  没有经过clock_gate
发表于 2014-3-28 11:44:14 | 显示全部楼层
时钟脉宽不够,试试换个DFF,不同类型的DFF对时钟脉宽的要求会不一样。但是好像差异也不大。想不通的是,为啥这个问题会到PT时才发现呢?按理说在DC时就会表现出来了。
发表于 2014-3-28 21:14:17 | 显示全部楼层
What is the running frequency of you clock?
May be your clock to fast the standard cell has the limitation of minimum pulse width.
发表于 2014-3-30 00:47:19 | 显示全部楼层
使用对抗占空比偏差的时钟树结构,准确设置OCV
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