DC综合结果report_timing cell delay问题

dengbo11111111

背景：我的设计按照bottom-up方式综合的；reference design “intrlv_1024”在上层design “DEC”之下，例化名为”Inst_intrlv“。问题：我单独综合design “intrlv_1024”的时候时序没问题，但是我在综合 “DEC”时将底层设计 “intrlv_1024”导入并且设置dont_touch属性后发现时序在”Inst_intrlv“里面的有些cell_delay的延迟很大，应该是高扇出问题，但是这些cell不在边界上，应该不存在胶粘逻辑，并且我是在DC-T下用compile_ultra综合的，这个指令自带边界优化。具体问题如下截图所示：
“intrlv_1024”的timing report：

“DEC”的timing report：

DEC_1

DEC_2

希望大家遇到过此问题的给个建议或者解决方案，谢谢了

trippa

是不是你的负载电容设置很大，set load？

dengbo11111111

回复 2# trippa
不大呀，我是设置的某个DFF的D端口

trippa

把你整个综合脚本贴出来看看

分特

report_timing 多加一些选项，-cap -net -trans -input

dengbo11111111

回复 4# trippa

以上是我的约束文件

dengbo11111111

回复 5# 分特

多加选项解决不了问题吧，最多只能增大找到原因的概率而已

wh1105

The problem of timing violation with setup timing is the critical path to long.
That is the rtl coding issue. Your clcok source was the gate clock. Does you can reduce the clock propagation delay?

trippa

回复 6# dengbo11111111
我觉得有点问题，首先时钟网络和复位信号都设置成ideal_network，所以复位信号的驱动能力应该设置成无限大set_drive 0 [get_ports "rst ...."]和时钟网络一样，再次是在进行增量编译之前要把子模块的dont_touch去掉。还有你的工作环境设置我不知道是不是放在一个单独的脚本里面了，如果没有的话得加上。上面是我的一点看法。

dengbo11111111

回复 9# trippa
对于工作环境的设置这一问题，我的工作的逻辑库和物理库已经指定，加上我用的是DC-T，不需要设置WLM，该算法会根据virtual place&route来估计RC，所以应该不需要设置工作环境。你说的对复位信号设置无限大驱动这个约束我先试试，谢了