OpenMIPS教学版（VerilogHDL）v1.0，全网首发！！

504472832 · 发表于 2014-3-6 12:41:28

回复 1# leishangwen

结构图很赞，lz时间确实很充足啊，目测高校或外企工作，另外再期待下raw-os的移植

lkiller_hust · 发表于 2014-3-6 13:36:27

不错，学习了

oldbeginner · 发表于 2014-3-6 14:56:52

支持楼主

HollowVane · 发表于 2014-3-18 17:44:35

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feiyue5754 · 发表于 2014-3-18 22:45:31

楼主，你好，再看了您的代码后，有个疑问，就是有些if没有写对应的else，这样会形成锁存，是考虑到cpu的速度，所以才这样做的吗？

504472832 · 发表于 2014-3-19 10:16:07

回复 15# feiyue5754

不至于吧，你确定是组合逻辑的else或case没写全

feiyue5754 · 发表于 2014-3-19 12:30:21

看到的一个不是组合逻辑的,是时序电路的,还有为什么组合逻辑也用非阻塞赋值呢?不是一般都是组合用阻塞,时序用非阻塞吗?LZ这样写有什么特殊的要求吗?

leishangwen · 发表于 2014-3-19 13:31:04

回复 15# feiyue5754

不是的，可能是不需要修改该值，所以保持不变。

leishangwen · 发表于 2014-3-19 13:32:05

回复 17# feiyue5754

您是在哪个文件看到的，麻烦说一下，可能是笔误

feiyue5754 · 发表于 2014-3-19 16:12:00

像always（*）这样的模块，我觉的应该是组合逻辑模块吧，ctrl.v等里面就是用非阻塞赋值

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