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查看: 3634|回复: 8

[讨论] 减少 leakage power 方法

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发表于 2014-2-28 11:18:16 | 显示全部楼层 |阅读模式

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ICC user guide 里提到
using cells with a lower threshold-voltage for timing-critical paths and cells with a higher-threshold voltage for other paths can reduce the leakage power without violating the delay
又提到
One of the techniques to reduce the leakage power is to have higher-threshold voltage cells in the timing-critical path and lower-threshold voltage cells on the other paths.
到底是用 higher-threshold voltage cells 减少 leakage power 呢?
还是用 lower-threshold voltage cells 减少leakage power呢?
发表于 2014-2-28 11:29:21 | 显示全部楼层
higher-threshold voltage cells
 楼主| 发表于 2014-2-28 17:04:36 | 显示全部楼层
回复 2# angangang3484 谢谢版主
发表于 2014-2-28 23:44:34 | 显示全部楼层
不是很明白。。。
发表于 2014-3-1 23:04:49 | 显示全部楼层
igher-threshold voltage cells 减少 leakage powerv
发表于 2014-4-17 09:47:27 | 显示全部楼层
iCC那个命令可以实现这个功能?
发表于 2014-4-17 10:18:06 | 显示全部楼层
意思是说关键路径不用高阈值的cell,以满足时序。而非关键路径尽量用高阈值cell减少leakage。
发表于 2014-4-17 10:19:50 | 显示全部楼层



又提到
One of the techniques to reduce the leakage power is to have higher-threshold voltage cells in the timing-critical path and lower-threshold voltage cells on the other paths.

这句话有问题啊  哪里看到的呢?
发表于 2014-4-17 16:33:27 | 显示全部楼层
可以这样理解,一个mos管 的Vgs 小于这个vth 时候有一个漏电流。这个就是vth 小的时候导致静态功耗大。
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