calibre验证时产生的版图网表有错误

sunny_yangfeng

在跑pex时，出现如下图所示的lvs错误，但跑lvs时，并没有产生错误，跑pex是用的工艺厂所提供的XRC规则文件，而跑LVS是用的LVS的规则文件。通过查找原因，可能是版图的网表产生了错误，网表如图3所示，将图中红框内X0、X1改为M0、M1后，用修改后的网表跑pex，即可在跑pex时跑通lvs，请问这是什么原因导致这个版图网表会产生错误，是不是规则文件中有什么设置问题？该怎么解决 图1                                 登录/注册后可看大图 图2                                 登录/注册后可看大图 图3                                 登录/注册后可看大图

toxicly

通常LVS rule file跟PEX rule file會寫在一起。
建議您先diff 一下兩個檔案有啥差別
另外，可否貼一下LVS REDUCE區域的內容。

sunny_yangfeng

回复 2# toxicly
下面是LVS报告的全部内容：

    ##################################################

                  ##                                             ##

                  ##         C A L I B R E    S Y S T E M         ##

                  ##                                             ##

                  ##             L V S   R E P O R T              ##

                  ##                                             ##

                 ##################################################

REPORT FILE NAME:         lvs.rep

LAYOUT NAME:              lay.sp ('inv')

SOURCE NAME:              inv.src.net ('inv')

RULE FILE:               HLMC_cl065lp_cal_v1p0_icrdcis.lvs

CREATION TIME:            Fri Jan 10 15:40:27 2014

CURRENT DIRECTORY:        /home/C63/process/HLMC55/PEX

USER NAME:                C63

CALIBRE VERSION:          v2010.3_28.18    Wed Sep 1 21:48:33 PDT 2010

                               OVERALLCOMPARISON RESULTS

                  #   #        #####################  

                   # #          #                   #  

                    #           #    INCORRECT     #  

                   # #          #                   #  

                  #   #        #####################  

Error:    Different numbers ofinstances.

**************************************************************************************************************

                                      CELL  SUMMARY

**************************************************************************************************************

Result         Layout                        Source

-----------    -----------                   --------------

INCORRECT      inv                           inv

**************************************************************************************************************

                                      LVSPARAMETERS

**************************************************************************************************************

o LVS Setup:

   //LVS COMPONENT TYPE PROPERTY

   //LVS COMPONENT SUBTYPE PROPERTY

   //LVS PIN NAME PROPERTY

  LVS POWER NAME                         "?VDD?""?VCC?"

  LVS GROUND NAME                       "?VSS?" "?GND?"

  LVS CELL SUPPLY                       NO

  LVS RECOGNIZE GATES                   NONE

  LVS IGNORE PORTS                      NO

  LVS CHECK PORT NAMES                  YES

  LVS IGNORE TRIVIAL NAMED PORTS        NO

  LVS BUILTIN DEVICE PIN SWAP           YES

  LVS ALL CAPACITOR PINS SWAPPABLE      YES

  LVS DISCARD PINS BY DEVICE            NO

  LVS SOFT SUBSTRATE PINS               NO

   LVSINJECT LOGIC                       NO

  LVS EXPAND UNBALANCED CELLS           YES

  LVS EXPAND SEED PROMOTIONS            NO

  LVS PRESERVE PARAMETERIZED CELLS      NO

  LVS GLOBALS ARE PORTS                 YES

  LVS REVERSE WL                         NO

  LVS SPICE PREFER PINS                 YES

  LVS SPICE SLASH IS SPACE              YES

  LVS SPICE ALLOW FLOATING PINS         YES

   //LVS SPICE ALLOW INLINE PARAMETERS     

  LVS SPICE ALLOW UNQUOTED STRINGS      NO

  LVS SPICE CONDITIONAL LDD             NO

  LVS SPICE CULL PRIMITIVE SUBCIRCUITS  NO

  LVS SPICE IMPLIED MOS AREA            NO

   //LVS SPICE MULTIPLIER NAME

  LVS SPICE OVERRIDE GLOBALS            NO

  LVS SPICE REDEFINE PARAM              NO

  LVS SPICE REPLICATE DEVICES           NO

  LVS SPICE SCALE X PARAMETERS          NO

  LVS SPICE STRICT WL                   NO

   //LVS SPICE OPTION

  LVS STRICT SUBTYPES                   NO

  LVS EXACT SUBTYPES                    NO

  LAYOUT CASE                            NO

  SOURCE CASE                           NO

  LVS COMPARE CASE                      NO

  LVS DOWNCASE DEVICE                   NO

  LVS REPORT MAXIMUM                    50

  LVS PROPERTY RESOLUTION MAXIMUM       65536

   //LVS SIGNATURE MAXIMUM

  LVS FILTER UNUSED OPTION              AB RC RE RG

  LVS REPORT OPTION                     A B C D S

  LVS REPORT UNITS                      YES

   //LVS NON USER NAME PORT

   //LVS NON USER NAME NET

   //LVS NON USER NAME INSTANCE

   //Device Type Map

  LVS DEVICE TYPE                       NMOS "n12_lp" "nlvt12_lp" "nhvt12_lp""nt12_lp" SOURCE LAYOUT

  LVS DEVICE TYPE                       PMOS "p12_lp" "plvt12_lp" "phvt12_lp"SOURCE LAYOUT

  LVS DEVICE TYPE                        NMOS "n33_lp""p33_lp" "n25od33_lp" "p25od33_lp""nt25_lp" SOURCE LAYOUT

  LVS DEVICE TYPE                       BIPOLAR "pnp12a4_lp" "pnp12a25_lp""pnp12a100_lp" "npn12a4_lp" "npn12a25_lp"

                                                 "npn12a100_lp" SOURCELAYOUT

  LVS DEVICE TYPE                       BIPOLAR "pnp25a4_lp" "pnp25a25_lp""pnp25a100_lp" "npn25a4_lp" "npn25a25_lp"

                                                 "npn25a100_lp" SOURCE LAYOUT

  LVS DEVICE TYPE                        BIPOLAR "pnp10_3""pnp5_3" "pnp2_3" SOURCE LAYOUT

  LVS DEVICE TYPE                       RESISTOR "res_ndif" "res_pdif" "res_npo""res_ppo" "res_ndifsab" "res_pdifsab"

                                                  "res_nposab" "res_pposab" "res_nwaa""res_nwsti" [ POS=plus NEG=minus ] SOURCE LAYOUT

  LVS DEVICE TYPE                       RESISTOR "res_m1" "res_m2" "res_m3" [POS=plus NEG=minus ]  SOURCE LAYOUT

  LVS DEVICE TYPE                       RESISTOR "res_t2m1" [ POS=plus NEG=minus ]  SOURCE LAYOUT

  LVS DEVICE TYPE                       RESISTOR "res_alpa" [ POS=plus NEG=minus ]  SOURCE LAYOUT

  LVS DEVICE TYPE                       CAPACITOR "mom13" [ POS=n1 NEG=n2 ]  SOURCE LAYOUT

  LVS DEVICE TYPE                        CAPACITOR "n12var_lp""p12var_lp" "n25var_lp" "p25var_lp" [ POS=plusNEG=minus ]  SOURCE LAYOUT

   //Reduction

  LVS REDUCE SERIES MOS                 NO

  LVS REDUCE PARALLEL MOS               YES

  LVS REDUCE SEMI SERIES MOS            NO

  LVS REDUCE SPLIT GATES                YES

  LVS REDUCE PARALLEL BIPOLAR           YES

  LVS REDUCE SERIES CAPACITORS          YES

  LVS REDUCE PARALLEL CAPACITORS        YES

  LVS REDUCE SERIES RESISTORS           YES

  LVS REDUCE PARALLEL RESISTORS         YES

  LVS REDUCE PARALLEL DIODES            YES

  LVS REDUCE  res_ndif  SERIES plus minus

  LVS REDUCE  res_ndif  PARALLEL

  LVS REDUCE  res_pdif  SERIES plus minus

  LVS REDUCE  res_pdif  PARALLEL

  LVS REDUCE  res_npo  SERIES plus minus

  LVS REDUCE  res_npo  PARALLEL

  LVS REDUCE  res_ppo  SERIES plus minus

  LVS REDUCE  res_ppo  PARALLEL

  LVS REDUCE  res_ndifsab  SERIES plus minus

  LVS REDUCE  res_ndifsab  PARALLEL

  LVS REDUCE  res_pdifsab  SERIES plus minus

  LVS REDUCE  res_pdifsab  PARALLEL

  LVS REDUCE  res_nposab  SERIES plus minus

  LVS REDUCE  res_nposab  PARALLEL

  LVS REDUCE  res_pposab  SERIES plus minus

  LVS REDUCE  res_pposab  PARALLEL

  LVS REDUCE  res_nwaa  SERIES plus minus

  LVS REDUCE  res_nwaa  PARALLEL

  LVS REDUCE  res_nwsti  SERIES plus minus

  LVS REDUCE  res_nwsti  PARALLEL

  LVS REDUCE  res_m1  SERIES plus minus

  LVS REDUCE  res_m1  PARALLEL

  LVS REDUCE  res_m2  SERIES plus minus

  LVS REDUCE  res_m2  PARALLEL

  LVS REDUCE  res_m3  SERIES plus minus

  LVS REDUCE  res_m3  PARALLEL

  LVS REDUCE  res_t2m1  SERIES plus minus

  LVS REDUCE  res_t2m1  PARALLEL

  LVS REDUCE  res_alpa  SERIES plus minus

  LVS REDUCE  res_alpa  PARALLEL

  LVS REDUCE  mom13  SERIES n1 n2

  LVS REDUCE  mom13  PARALLEL

  LVS REDUCE  n12var_lp  PARALLEL

  LVS REDUCE  p12var_lp  PARALLEL

  LVS REDUCE  n25var_lp  PARALLEL

  LVS REDUCE  p25var_lp  PARALLEL

  LVS REDUCTION PRIORITY                PARALLEL

   //Trace Property

  TRACE PROPERTY  npd  w w 0

  TRACE PROPERTY  npd  l l 0

  TRACE PROPERTY  npg  w w 0

  TRACE PROPERTY  npg  l l 0

  TRACE PROPERTY  ppu  w w 0

  TRACE PROPERTY  ppu  l l 0

  TRACE PROPERTY  dp_npd  w w 0

  TRACE PROPERTY  dp_npd  l l 0

  TRACE PROPERTY  dp_npg1  w w 0

   TRACEPROPERTY  dp_npg1  l l 0

  TRACE PROPERTY  dp_npg2  w w 0

  TRACE PROPERTY  dp_npg2  l l 0

  TRACE PROPERTY  dp_ppu  w w 0

  TRACE PROPERTY  dp_ppu  l l 0

  TRACE PROPERTY  n12_lp  w w 0

  TRACE PROPERTY  n12_lp  l l 0

  TRACE PROPERTY  p12_lp  w w 0

  TRACE PROPERTY  p12_lp  l l 0

  TRACE PROPERTY  nlvt12_lp  w w 0

  TRACE PROPERTY  nlvt12_lp  l l 0

  TRACE PROPERTY  plvt12_lp  w w 0

  TRACE PROPERTY  plvt12_lp  l l 0

  TRACE PROPERTY  nhvt12_lp  w w 0

  TRACE PROPERTY  nhvt12_lp  l l 0

  TRACE PROPERTY  phvt12_lp  w w 0

  TRACE PROPERTY  phvt12_lp  l l 0

  TRACE PROPERTY  nt12_lp  w w 0

  TRACE PROPERTY  nt12_lp  l l 0

  TRACE PROPERTY  n33_lp  w w 0

  TRACE PROPERTY  n33_lp  l l 0

  TRACE PROPERTY  p33_lp  w w 0

  TRACE PROPERTY  p33_lp  l l 0

  TRACE PROPERTY  n25od33_lp  w w 0

  TRACE PROPERTY  n25od33_lp  l l 0

  TRACE PROPERTY  p25od33_lp  w w 0

  TRACE PROPERTY  p25od33_lp  l l 0

  TRACE PROPERTY  nt25_lp  w w 0

  TRACE PROPERTY  nt25_lp  l l 0

  TRACE PROPERTY  d  a a 0

  TRACE PROPERTY  d  p p 0

  TRACE PROPERTY  res_ndif  w w 0

  TRACE PROPERTY  res_ndif  l l 0

  TRACE PROPERTY  res_pdif  w w 0

  TRACE PROPERTY  res_pdif  l l 0

  TRACE PROPERTY  res_npo  w w 0

  TRACE PROPERTY  res_npo  l l 0

  TRACE PROPERTY  res_ppo  w w 0

  TRACE PROPERTY  res_ppo  l l 0

  TRACE PROPERTY  res_ndifsab  w w 0

  TRACE PROPERTY  res_ndifsab  l l 0

  TRACE PROPERTY  res_pdifsab  w w 0

  TRACE PROPERTY  res_pdifsab  l l 0

  TRACE PROPERTY  res_nposab  w w 0

  TRACE PROPERTY  res_nposab  l l 0

  TRACE PROPERTY  res_pposab  w w 0

  TRACE PROPERTY  res_pposab  l l 0

  TRACE PROPERTY  res_nwaa  w w 0

  TRACE PROPERTY  res_nwaa  l l 0

  TRACE PROPERTY  res_nwsti  w w 0

  TRACE PROPERTY  res_nwsti  l l 0

  TRACE PROPERTY  res_m1  w w 0

  TRACE PROPERTY  res_m1  l l 0

  TRACE PROPERTY  res_m2  w w 0

  TRACE PROPERTY  res_m2  l l 0

  TRACE PROPERTY  res_m3  w w 0

  TRACE PROPERTY  res_m3  l l 0

  TRACE PROPERTY  res_t2m1  w w 0

  TRACE PROPERTY  res_t2m1  l l 0

   TRACEPROPERTY  res_alpa  w w 0

  TRACE PROPERTY  res_alpa  l l 0

  TRACE PROPERTY  mom13  n n 0

  TRACE PROPERTY  n12var_lp  w w 0

  TRACE PROPERTY  n12var_lp  l l 0

  TRACE PROPERTY  p12var_lp  w w 0

  TRACE PROPERTY  p12var_lp  l l 0

  TRACE PROPERTY  n25var_lp  w w 0

  TRACE PROPERTY  n25var_lp  l l 0

  TRACE PROPERTY  p25var_lp  w w 0

  TRACE PROPERTY  p25var_lp  l l 0

                   CELL COMPARISON RESULTS (TOP LEVEL )

                  #   #        #####################  

                  # #          #                   #  

                    #           #    INCORRECT     #  

                   # #          #                   #  

                  #   #        #####################  

Error:    Different numbers ofinstances (see below).

LAYOUT CELL NAME:         inv

SOURCE CELL NAME:         inv

--------------------------------------------------------------------------------------------------------------

NUMBERS OF OBJECTS

------------------

                Layout    Source        Component Type

                ------    ------         --------------

Ports:              4         4

Nets:               4         4

Instances:          0         1   *    MN (4 pins)

                     1         0   *    n33_lp (4 pins)

                     1         0   *    p33_lp (4 pins)

                     0         1   *    MP (4 pins)

                ------    ------

Total Inst:         2         2

      * = Number of objects in layout different from number in source.

**************************************************************************************************************

                                 INCORRECTOBJECTS

**************************************************************************************************************

LEGEND:

-------

ne  = Naming Error (same layoutname found in source

       circuit, but object was matched otherwise).

**************************************************************************************************************

                                 INCORRECTINSTANCES

DISC# LAYOUT NAME                                              SOURCE NAME

**************************************************************************************************************

1    X0(0.390,-0.085)  n33_lp                                  ** missinginstance **

        G: IN                                                    ** IN **

        S: OUT                                                   ** OUT **

        D: GND                                                    **GND **

        B: GND                                                   ** GND **

--------------------------------------------------------------------------------------------------------------

2    X1(0.440,1.575)  p33_lp                                   ** missinginstance **

        G: IN                                                    ** IN **

        S: OUT                                                   ** OUT **

        D: VDD                                                    ** VDD**

        B: VDD                                                   ** VDD **

--------------------------------------------------------------------------------------------------------------

3    ** missing instance **                                    MM0  MP(P33_LP)

        ** IN **                                                 g: IN

        ** VDD **                                                s: VDD

        ** OUT **                                                 d: OUT

        ** VDD **                                                b: VDD

--------------------------------------------------------------------------------------------------------------

4    ** missing instance **                                    MM1  MN(N33_LP)

        ** IN **                                                 g: IN

        ** GND **                                                s: GND

        ** OUT **                                                d: OUT

        ** GND **                                                b: GND

**************************************************************************************************************

                               INFORMATION ANDWARNINGS

**************************************************************************************************************

                  Matched    Matched   Unmatched    Unmatched    Component

                   Layout     Source       Layout       Source   Type

                  -------    -------   ---------    ---------    ---------

  Ports:               4          4            0            0

  Nets:                4          4            0            0

  Instances:         0          0            0           1    MN(N33_LP)

                           0          0            1            0   n33_lp

                           0          0            1            0   p33_lp

                           0          0            0            1   MP(P33_LP)

                 -------    -------   ---------    ---------

  Total Inst:         0          0            2            2

o Initial Correspondence Points:

  Ports:        VDD GND IN OUT

**************************************************************************************************************

                                        SUMMARY

**************************************************************************************************************

Total CPU Time:      0 sec

Total Elapsed Time:  0 sec

toxicly

X代表是一個SUBCKT，所以用了X，就要寫一個相對應的SUBCKT給他。
所以用M是對的!
因為你只是要一個mos。
另外，建議您將netlist裡面的p33_lp、n33_lp換成大寫!

sunny_yangfeng

回复 4# toxicly

现在是我的版图网表会自动产生的是X开头，这样就跑不过，改成M就可以跑过，我不知道是什么原因会导致它产生错误

tuohong

calibre系统是有一些关键词的，以M开头的代表为MOS管，X开头的为子电路。如4楼所说，要是器件以X开头，你需要给他一个子电路。

cow718

回复  toxicly

现在是我的版图网表会自动产生的是X开头，这样就跑不过，改成M就可以跑过，我不知道是什 ...
sunny_yangfeng 发表于 2014-1-10 16:58

                               
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    我也遇到这问题，版图网表在哪里改啊？从来没注意过网表的事情………

cow718

回复 7# cow718


    calibre pex-->input-->H Cells-->`Match cells by name`  untick that item

一只傲娇的喵喵

回复 5# sunny_yangfeng


   还可以改网表器件的类型吗？怎么改?