讨论一下 DC 中的组合逻辑环路！！！！

conghung2012 · 发表于 2011-11-27 21:18:19

帮助很大，正在学习

jidikuayue · 发表于 2011-11-27 22:25:58

help me so much
Thanks for sharing

icfbicfb · 发表于 2011-11-27 23:19:06

有道理， pt碰到loop和dc一样的，工具自动break 这个loop，

看来还是要前端看一下的

edayz · 发表于 2012-5-1 17:32:59

学习了！！

ztspac · 发表于 2012-12-8 13:28:08

我在FPGA上也遇到过combinatorial feedback loops 功能仿真都过不去
╮(╯▽╰)╭

zrseu · 发表于 2013-8-8 09:56:05

学习了！！

似水如烟 · 发表于 2014-1-7 16:36:51

讲解的还不错

白兰地 · 发表于 2014-1-9 15:28:33

回复 3# benjaminweber

请问一下：用disable_timing是将环打断，还是只是不分析这条路径的时序呢？谢谢！！

10233201 · 发表于 2014-8-25 21:26:06

谢谢，学习了！

hazzm02 · 发表于 2015-8-30 10:50:16

回复 18# 白兰地

disable_timing是时序分析时去掉约束的一种方法。时序分析并不会改变电路设计。也就是说，你本来的设计中，这里有个环路，disable_timing只是说对环路的某个位置不做约束。环路仍然是存在的。

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