max_fanout 设计规则违反

DC_ICC_PT

我的项目是这样的，在icc下对数字top层做APR。
1.此数字top层仅仅包含stdcell单元，不包含RAM，ROM等任何IP单元，我们的最上层（数字top层+ram+rom）是用ICFB virtuso中手动互联的
2.top层的输出端口有个port 叫ram_clk。这个ram_clk 端口是驱动ram的时钟pin的。现在在primetiming下 发现timing 都满足，但是报告驱动ram_clk这个pin的数字门（叫CK0DV2）max_fanout出现违反。
3.我看了看CK0DV2这个门的max_fanout值是35，而ram的ram_clk这个pin的fanout_load值是50，所以pt报 max_fanout违反这并不奇怪。
但是疑惑的是：我在icc用已经约束数字top层中驱动ram_clk的这个端口fanout_load是50，但是为啥icc APR之后却用一个max_fanout为35的门去驱动它？？？？
请高手们帮我分析一下吧。问题出在什么地方，ICC为什么不满足我那条设计规则的约束呢？按道理icc应该最先满足设计规则的约束啊。（我确定约束已经加上去了）。

jiancongwoo

clock pin 上有DRV的Violation,这个有点奇怪， 做CTS的时候，首先满足的是DRV，然后在做CTO来满足skew和min insertion delay。“我看了看CK0DV2这个门的max_fanout值是35” 这个是在那里约束的？ SDC吗？

如果没有transition violation的话，max_fanout的violation是否可以waive掉，可能是约束不合理。

DC_ICC_PT

回复 2# jiancongwoo


    感谢您的热心帮助。
    我看了看，不仅报出了那个max_fanout的违反，也用时报出了那个地方的max_transition违反，全芯片只有这两个DRV违反，但是我在SDC中已经约束了那个port(ram_clk），指定了它驱动的是RAM的时钟pin。但是ICC APR后并没有满足我对ram_clk的负载约束。我该怎么办？怎么查？

jiancongwoo

回复 3# DC_ICC_PT

你为什么要对clock 信号设置max_fanout ? 在做CTS的时候，tool会根据max_transtion的约束来做CTS的。
你对这个port设置了多大的max_transtion ?

fpga_c

回复 1# DC_ICC_PT


    一般不是对clk 都部约束的吗！直接 set don't touch吗？