带隙基准输出作为OSC内部比较器的参考电平为随OSC抖动

lionlinok · 发表于 2013-11-20 09:36:33

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这两天在弄一个OSC，但是在和bandgap联合仿真时，用VBG作为OSC内部比较器的一个参考比较电平时，随着OSC的工作，VBG会以一样的频率抖动按道理VBG驱动的是gate，不该受到影响。。这个是什么原因呢？
试着将VBG经过一个buffer得到VREF，用VREF再去驱动OSC，但是VREF还是会抖动。

有大虾遇到类似问题的，帮忙说说下是什么原因引起抖动，有没有什么解决办法？谢谢

could5 · 发表于 2013-11-20 10:29:00

这个是gate寄生电容couple来的，必然会有，如果OSC频率高，就直接在VREF上串联一个RC滤波就可以了

whb610 · 发表于 2013-11-20 10:39:33

把buffer做成低输出电阻的试试，抖动一定会存在，只要抖动低到可接受范围就行了，别指望完全去掉

lionlinok · 发表于 2013-11-20 12:54:03

回复 2# could5

嗯，这个办法应该可行，试试看

lionlinok · 发表于 2013-11-20 12:55:00

回复 3# whb610

buffer做成低输出阻抗，为什么？

hszgl · 发表于 2013-11-20 15:05:15

回复 5# lionlinok

他的意思是增加驱动能力。

lionlinok · 发表于 2013-11-20 17:22:51

回复 6# hszgl

哦，谢谢，我如果用单级的差分运放，那么偏置电流大一些应该就可以了吧

hszgl · 发表于 2013-11-20 17:29:59

回复 7# lionlinok

具体原因我不了解。一起学习学习。

lionlinok · 发表于 2013-11-20 17:58:18

回复 8# hszgl

嗯，跟论坛里的大虾学习学习，做了一些模块，但是很多模块一起联合仿真，上电曲线啥的都不一样了呵呵。好多值得深究的问题。

hszgl · 发表于 2013-11-20 21:31:24

回复 9# lionlinok

其实仿真的时候都还好说。等tapeout出来再测到奇葩的现象才头痛。又不能把哪个管子挖出来看。。。

[讨论] 带隙基准输出作为OSC内部比较器的参考电平为随OSC抖动

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