用verilog-a建模之后仿瞬态，跑得特别慢是怎么回事？

zr3030 · 发表于 2013-11-19 16:22:46

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不是说verilog-a建模的作用就是因为它仿真快么！？？我用verilog-a建了一个SHA，仿真20us瞬态，结果跑了90多秒才出来，这正常么？怎么感觉好慢呀！！！？？？
如果我想建个ADC然后跑FFT的话，不是要跑死了？！
各位大侠求解~~~怎么让它更快~~

wind2000sp3 · 发表于 2013-11-19 16:25:44

cross语句太多

zr3030 · 发表于 2013-11-19 16:29:16

回复 2# wind2000sp3
那一般用什么语句来替换cross？ if语句？

wind2000sp3 · 发表于 2013-11-19 17:17:00

呵呵，这个都是具体问题具体分析。总之就是Trade-off，损失一些精度，换得一些仿真速度。
不过说实话，我的办法就是买更nb的电脑不太愿意损失精度，或者就是损失仿真速度。话说我有些verilogA的model要跑4~5个小时才能出结果，你采用90S，怕啥？

zr3030 · 发表于 2013-11-19 17:21:53

回复 2# wind2000sp3

将cross改成if语句之后还是特别慢~~虽然已经变成60s了~~

zr3030 · 发表于 2013-11-19 17:23:47

回复 4# wind2000sp3

那你跑了4~5个小时还有啥意义呢？搭实际电路都比verilog-a跑得快！

wind2000sp3 · 发表于 2013-11-19 17:29:43

回复 6# zr3030

我用MOS要跑3~4天哥哥~

zr3030 · 发表于 2013-11-20 08:40:20

回复 7# wind2000sp3

那是你的模型大呀。可是我的这个模型也不大，其他人搭实际电路，都比我跑得快的呀！而且我发现在simulation log里面，有一些关于“收敛困难”的warning，跟这个有关吗？如果是要怎么解决呀？

ericking0 · 发表于 2013-11-20 13:48:58

verilog-A的快只是相对于实际电路而言
PS：感觉用比较缓的transion可能对收敛有帮助

wind2000sp3 · 发表于 2013-11-20 14:05:14

回复 8# zr3030

如果verilogA有收敛错误也会变慢，你需要仔细查查，那个节点的电压或电流太大了，比如到了1000V或者什么的。verilogA中，任何一个运算都要有个饱和的结果。比如电压最大是5V，电流最大是1mA等等。你查查吧~~~

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